三维电容制备方法技术

本公开涉及一种三维电容制备方法，属于半导体技术领域，其所制备的三维电容的占用面积小，能够极大地提高芯片上面积利用率。一种三维电容制备方法，包括：在衬底中形成通孔；在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，所述第一电极层包括由二维材料形成的电极层；在所述第一电极层上形成绝缘介质层；以及在所述绝缘介质层上形成第二电极层。

Three dimensional capacitance preparation method

【技术实现步骤摘要】
三维电容制备方法
本公开涉及半导体
，具体地，涉及一种三维电容制备方法。
技术介绍
随着半导体器件特征尺寸的进一步等比例缩小，传统的半导体器件将达到尺寸的极限。三维集成已经成为集成电路重要发展方向之一，但是随着集成器件和芯片的种类和数目越来越多，三维集成系统对于芯片上面积的需求越来越大，但系统中还存在很多占用面积较大的元素，因此，如何减小这些元素的占用面积是亟需解决的问题。
技术实现思路
本公开的目的是提供一种三维电容制备方法，其所制备的三维电容的占用面积小，能够极大地提高芯片上面积利用率。根据本公开的第一实施例，提供一种三维电容制备方法，包括：在衬底中形成通孔；在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，所述第一电极层包括由二维材料形成的电极层；在所述第一电极层上形成绝缘介质层；以及在所述绝缘介质层上形成第二电极层。可选地，所述在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，包括：在所述通孔的内壁和所述衬底的表面上电镀混合了二维材料的铜电镀液，形成电镀层；对所述电镀层中的铜进行本文档来自技高网...

【技术保护点】
1.一种三维电容制备方法，其特征在于，包括：/n在衬底中形成通孔；/n在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，所述第一电极层包括由二维材料形成的电极层；/n在所述第一电极层上形成绝缘介质层；以及/n在所述绝缘介质层上形成第二电极层。/n

【技术特征摘要】
1.一种三维电容制备方法，其特征在于，包括：
在衬底中形成通孔；
在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，所述第一电极层包括由二维材料形成的电极层；
在所述第一电极层上形成绝缘介质层；以及
在所述绝缘介质层上形成第二电极层。


2.根据权利要求1所述的方法，其特征在于，所述在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，包括：
在所述通孔的内壁和所述衬底的表面上电镀混合了二维材料的铜电镀液，形成电镀层；
对所述电镀层中的铜进行湿法刻蚀，得到图形化的所述第一电极层。


3.根据权利要求1所述的方法，其特征在于，所述在所述通孔的内壁和所述衬底的表面上形成图形化的第一电极层，包括：
通过化学气相沉积，在所述通孔的内壁和所述衬底的表面上形成图形化的所述第一电极层。


4.根据权利要求1所述的方法，其特征在于，所述第一电极层还包括金属粘附层，所述方法还包括：
在形成由所述二维材料形成的电极层之前，在所述通孔的内壁和所述衬底的表面上形成图形化的金属粘附层，其中，所述由所述二维材料形成的电极层位于所述金属粘附层的上方。


5.根据权利要求4所述的方法，其特征在于，所述在所述通孔的内壁和所述衬底的表面上形成图形化的金属粘附层，包括：
通过原子层沉积在所述通孔的内壁和所述衬底的...

【专利技术属性】
技术研发人员：张卫，刘子玉，陈琳，孙清清，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31