集成电路封装及其形成方法技术

本发明专利技术实施例提供集成电路封装及其形成方法。一种集成电路封装包括集成电路结构、第一管芯堆叠及虚设管芯。第一管芯堆叠包括多个第一管芯结构且在第一管芯堆叠的第一侧处结合到集成电路结构。虚设管芯包括多个衬底穿孔，位于第一管芯堆叠旁边且在第一管芯堆叠的第一侧处电连接到集成电路结构。在一些实施例中，虚设管芯的衬底穿孔的高度与第一管芯堆叠的高度相同。

Integrated circuit package and its forming method

【技术实现步骤摘要】
集成电路封装及其形成方法
本专利技术实施例是涉及集成电路封装及其形成方法。
技术介绍
近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历了快速成长。在很大程度上来说，集成密度的这种提高归因于最小特征大小(minimumfeaturesize)的连续减小，这使得能够在给定区域中集成有更多组件。这些较小的电子组件也需要与先前的封装相比占用较小面积的较小的封装。半导体的封装类型的实例包括四方扁平封装(quadflatpack，QFP)、引脚栅阵列(pingridarray，PGA)、球栅阵列(ballgridarray，BGA)、倒装芯片(flipchip，FC)、三维集成电路(three-dimensionalintegratedcircuit，3DIC)封装、晶片级封装(waferlevelpackage，WLP)以及叠层封装(packageonpackage，PoP)器件。一些3DIC是通过在半导体晶片级上在芯片之上放置芯片制备而成。3DIC提供提高的集成密度及其他优点，例如更快的速度及更高的带宽，这是因为堆叠的芯片之间的内连线的长度减小。然而，存在许多与3DIC相关的挑战。
技术实现思路
根据本公开的一些实施例，一种集成电路封装包括集成电路结构、第一管芯堆叠及虚设管芯。第一管芯堆叠包括多个第一管芯结构且在第一管芯堆叠的第一侧处结合到集成电路结构。虚设管芯包括多个衬底穿孔，位于第一管芯堆叠旁边且在第一管芯堆叠的第一侧处电连接到集成电路结构。在一些实施例中，虚设管芯的衬底穿孔的高度与第一管芯堆叠的高度相同。附图说明图1是根据一些实施例的集成电路封装的剖视图。图2A至图2E是根据一些实施例的形成集成电路封装的方法的简化剖视图。图3至图8是根据替代实施例的各种集成电路封装的剖视图。图9A至图9D是根据替代实施例的形成集成电路封装的方法的简化剖视图。图10至图15是根据又一些替代实施例的各种集成电路封装的剖视图。图16A至图16C是根据又一些替代实施例的形成集成电路封装的方法的简化剖视图。具体实施方式以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例是为了以简化方式传达本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第一特征之上或第一特征上形成第二特征可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成附加特征从而使得第二特征与第一特征可不直接接触的实施例。另外，在本公开的各种实例中可使用相同的参考编号和/或字母来指代相同或相似的部件。参考编号的此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各个实施例和/或配置之间的关系。此外，本文中可能使用例如“在……之下”、“在……下方”、“下部的”、“在……上”、“在……之上”、“上覆在……上”、“在……上方”、“上部的”等空间相对性用语来便于阐述图中所示一个元件或特征与另一个(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有另外的取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。图1是根据一些实施例的集成电路封装的剖视图。据理解，本公开不受以下所述结构所限制。可在所述结构中添加附加特征且可替换或去除以下所述特征中的一些特征，以得到所述结构的附加实施例。参照图1，集成电路封装1包括集成电路结构IC、第一管芯堆叠100、可选的第二管芯堆叠200以及虚设管芯300。集成电路结构IC可包括一个或多个功能性器件，例如有源组件和/或无源组件。在一些实施例中，集成电路结构IC可包括逻辑管芯、存储器管芯、中央处理器(centralprocessingunit，CPU)、图形处理单元(graphicsprocessingunit，GPU)、xPU、微机电系统(microelectro-mechanicalsystem，MEMS)管芯、系统芯片(systemonchip，SoC)管芯等。在一些实施例中，集成电路结构IC包括半导体衬底S、内连线结构IS及结合结构BS。半导体衬底S包括例如硅、锗等元素半导体和/或例如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟等化合物半导体。半导体衬底S可包括含硅材料。举例来说，半导体衬底S是绝缘体上硅(silicon-on-insulator，SOI)衬底或硅衬底。在各种实施例中，半导体衬底S可采用平面衬底、具有多个鳍(fin)的衬底、纳米线的形式或所属领域中的普通技术人员已知的其他形式。视设计要求而定，半导体衬底S可为P型衬底或N型衬底且在半导体衬底S中可具有掺杂区。所述掺杂区可被配置用于N型器件或P型器件。在一些实施例中，根据工艺要求，半导体衬底S可具有一个或多个衬底穿孔(throughsubstratevia)(例如，硅穿孔)。半导体衬底S包括界定至少一个有源区域的隔离结构，且在有源区域上/有源区域中设置有至少一个器件。在一些实施例中，所述器件包括栅极介电层、栅极电极、源极/漏极区、间隔壁等。内连线结构IS可设置在半导体衬底S的第一侧(例如，前侧)之上。具体来说，内连线结构IS可设置在器件之上且电连接到器件。在一些实施例中，内连线结构IS包括金属间介电层IMD及嵌入在金属间介电层IMD中的金属特征。金属间介电层IMD可包含氧化硅、氮氧化硅、氮化硅、介电常数(dielectricconstant)小于3的低介电常数(低k)材料或其组合等。金属特征可包含Cu、Ti、Ta、W、Ru、Co、Ni、其组合等。在一些实施例中，在每一金属特征与对应的金属间介电层IMD之间可设置有晶种层和/或障壁层。晶种层可包含Ti/Cu。障壁层可包含Ta、TaN、Ti、TiN、CoW或其组合。在一些实施例中，金属特征包括被配置成与不同组件电连接的顶部金属垫MPa、MPb及MPc。在一些实施例中，顶部金属垫MPc的宽度可不同于(例如，大于)顶部金属垫MPa或MPb的宽度。在替代实施例中，顶部金属垫MPc的宽度可与顶部金属垫MPa或MPb的宽度相同。结合结构BS可设置在半导体衬底S的第一侧(例如，前侧)之上。具体来说，结合结构BS可设置在内连线结构IS之上且电连接到内连线结构IS。在一些实施例中，结合结构BS包括至少一个结合介电层BDL及嵌入在结合介电层BDL中的结合金属特征。在一些实施例中，结合介电层BDL包含氧化硅、氮化硅、聚合物或其组合。在一些实施例中，结合金属特征包括结合垫BPa、BPb及BPc以及结合通孔BVa、BVb及BVc。具体来说，如图1中所示，结合垫BPa及结合通孔BVa电连接到第一管芯堆叠100，结合垫BPb及结合通孔BVb电连接到第二管芯堆叠200，且结合垫BPc及结合通孔BVc电连接到虚设管芯300。结合金属特征可包含Cu、Ti、Ta、W、Ru、Co、Ni、其组合等。在一些实本文档来自技高网...

【技术保护点】
1.一种集成电路封装，包括：/n集成电路结构；/n第一管芯堆叠，包括多个第一管芯结构且在所述第一管芯堆叠的第一侧处结合到所述集成电路结构；以及/n虚设管芯，包括多个衬底穿孔，位于所述第一管芯堆叠旁边且在所述第一管芯堆叠的所述第一侧处电连接到所述集成电路结构，其中所述虚设管芯的所述衬底穿孔的高度与所述第一管芯堆叠的高度相同。/n

【技术特征摘要】
20190429 US 16/398,1591.一种集成电路封装，包括：
集成电路结构；
第一管芯堆叠，包括多个第一管芯结构且在所述第一管芯堆叠的第一侧处结...

【专利技术属性】
技术研发人员：胡致嘉，陈明发，叶松峯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71