一种半导体结构及其制备方法技术

本发明专利技术实施例涉及晶片封装技术领域，公开了一种半导体结构及其制备方法。本发明专利技术中，半导体结构包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。本发明专利技术还提供了一种半导体结构的制备方法。本发明专利技术提供的半导体结构及其制备方法，能够提高芯片的良率与稳定性。

【技术实现步骤摘要】
一种半导体结构及其制备方法
本专利技术实施例涉及晶片封装
，特别涉及一种半导体结构及其制备方法。
技术介绍
在半导体工艺的集成度提高及尺寸缩小的情况下，其工艺的复杂度及困难度也越来越高，为了提高芯片的良率与稳定性，在芯片(die)制作完成后，通常需要利用探针(testprobe)来对芯片上的导电垫来进行测试(probing)步骤，并且导电垫会被接触多次。首先，进行测试的探针会以高速施加适当的力量于芯片的导电垫上，确保探针碰触到导电垫，然后再进行电性测试。为了确保探针有实际碰触到导电垫，探针会多次与导电垫进行接触，最终于导电垫的表面形成破坏性的损坏。例如，就存储器产品而言，为了提更产品的成品率，通常会预留多个备用电路单元(redundantcell)，以便进行修复之用。在存储器初步完成时，会先经由探针测试，检测出坏的或是较差的电路单元，将这些坏的或是较差的电路单元进行激光修复(laserrepair)，使其连至预留的备用电路单元，然后再进行探针电性测试。如此，存储器便会经过一次以上的探针电性测试，导致导电垫产生刮伤与微尘问题。专利技术人发现现有技术中至少存在如下问题：在进行完探针电性测试后，接着会进行凸块(bumping)工艺或引线键合(wirebonding)工艺，以于导电垫表面形成凸块或导线来连接基板上的其他元件。在探针电性测试阶段导致的导电垫刮伤与微尘问题，将会导致后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳，芯片的良率与稳定性不高。
技术实现思路
本专利技术实施方式的目的在于提供一种半导体结构及其制备方法，能够提高芯片的良率与稳定性。为解决上述技术问题，本专利技术的实施方式提供了一种半导体结构，包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。本专利技术的实施方式还提供了一种半导体结构的制备方法，包括：提供包含有至少一层电连接层的基底；在所述基底上形成与所述电连接层电性连接的导电垫，其中，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。本专利技术实施方式相对于现有技术而言，由于在导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域，从而，在实际应用过程中，探针只能在第一区域进行探测，探针一旦试图进入第二区域就会落入沟槽底部、从而停止运动，即，所述沟槽能够阻挡所述探针进入所述第二区域，进而保证了用于电连接的第二区域不会被探针破坏，避免了后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳的问题，提高了芯片的良率与稳定性。另外，所述基底内设置有露出所述电连接层的导通孔，所述导电垫包括位于所述基底表面的导电层、以及位于所述导通孔内的连接部，所述导电层经由所述连接部与所述电连接层电性连接。另外，所述沟槽与所述导通孔在所述基底上的正投影至少部分重合。如此设置，有利于在形成所述导电垫的工艺过程中直接形成所述沟槽，从而简化了制程，具有成本优势。另外，所述沟槽贯穿所述导电层和所述连接部。另外，所述沟槽与所述导通孔在所述基底上的正投影相互间隔设置。另外，在垂直于所述基底表面的方向上，所述沟槽的深度小于所述导电层的厚度。另外，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度小于所述导电层的长度。如此设置，能够保证所述第一区域和所述第二区域之间的电连接，使得只要所述第一区域和所述第二区域中至少任一者与所述电连接层电性连接、就可以保证二者均与所述电连接层电性连接，从而保证了导电垫的可靠性。另外，所述基底上还设置有介电层，所述导电层的数量为多个，所述介电层设置在多个所述导电层之间、以电性绝缘多个所述导电层。另外，所述沟槽在所述基底上的投影为矩形或椭圆形。另外，在沿所述第一区域指向所述第二区域的方向上，所述沟槽的宽度范围为1微米～20微米。另外，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度范围为50微米～80微米。另外，在垂直于所述基底表面的方向上，所述沟槽的深度范围为100纳米～6微米。另外，所述在所述基底上形成与所述电连接层电性连接的导电垫，具体包括：在所述基底上形成导通孔；在所述基底上以及所述导通孔中形成所述导电垫。另外，所述在所述基底上以及所述导通孔中形成所述导电垫，具体包括：在形成所述导电垫的工艺过程中，形成所述沟槽。如此设置，有利于在形成所述导电垫的工艺过程中直接形成所述沟槽，从而简化了制程，具有成本优势。另外，所述在所述基底上以及所述导通孔中形成所述导电垫之后，还包括：形成所述沟槽。如此设置，能够形成预设尺寸的沟槽，从而更好的阻挡所述探针进入所述第二区域。附图说明一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。图1是本专利技术第一实施方式提供的半导体结构的俯视图；图2是本专利技术第一实施方式提供的半导体结构的剖视图；图3是本专利技术第二实施方式提供的半导体结构的剖视图；图4是本专利技术第又一可实施方式提供的半导体结构的剖视图；图5是本专利技术第三实施方式提供的半导体结构的制备方法的流程图；图6是本专利技术第三实施方式提供的半导体结构的制备方法的各步骤结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。本专利技术的第一实施方式涉及一种半导体结构100，如图1、图2所示，包括：包含有电连接层10的基底11，设置在基底11上的导电垫12，导电垫12与电连接层10电性连接，导电垫12内设置有沟槽13，沟槽13将导电垫12分隔为用于测试的第一区域20、以及用于电连接的第二区域30。本专利技术实施方式相对于现有技术而言，由于在导电垫12内设置有顶部露出的沟槽13(顶部露出导电垫12)，沟槽13将导电垫12分隔为用于测试的第一区域20、以及用于电连接的第二区域30，从而，在实际应用过程中，探针只能在第一区域20进行探测，探针一旦试图进入第二区域30就会落入沟槽13底部、从而停止运动，即，沟槽13能够阻挡探针进入第二区域30，进而保证了用于电连接的第二区域30不会被探针破坏，避免了探针进行电性测试阶段导致的导电垫12刮伤与微尘问题(以凹洞(dent)的形式形成于导电垫12的表面，或使导电垫12表面产生毛边(burring)的现象)，提升了后续进行引线键合或凸块工艺时所形成的凸块或导线的本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。


2.根据权利要求1所述的半导体结构，其特征在于，所述基底内设置有露出所述电连接层的导通孔，所述导电垫包括位于所述基底表面的导电层、以及位于所述导通孔内的连接部，所述导电层经由所述连接部与所述电连接层电性连接。


3.根据权利要求2所述的半导体结构，其特征在于，所述沟槽与所述导通孔在所述基底上的正投影至少部分重合。


4.根据权利要求3所述的半导体结构，其特征在于，所述沟槽贯穿所述导电层和所述连接部。


5.根据权利要求2所述的半导体结构，其特征在于，所述沟槽与所述导通孔在所述基底上的正投影相互间隔设置。


6.根据权利要求2所述的半导体结构，其特征在于，在垂直于所述基底表面的方向上，所述沟槽的深度小于所述导电层的厚度。


7.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度小于所述导电层的长度。


8.根据权利要求1所述的半导体结构，其特征在于，所述基底上还设置有介电层，所述导电层的数量为多个，所述介电层设置在多个所述导电层之间、以电性绝缘多个所述导电层。


9.根据权利要求1所述的半导体结构，其特征在于，所...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34