并列式FPGA制造技术

并列式FPGA，涉及集成电路，本发明专利技术包括至少一个并列式模块，所述并列式模块包括至少两列CFM模块，相邻两个CFM模块列之间至少有一列INF模块，各CFM模块通过布线资源与INF模块连接；所述CFM模块包括下述模块之一种或一种以上：输入输出模块、块状RAM存储模块、高带宽存储模块、高速串行接口、高速串行计算机扩展总线、数字信号处理模块、时钟管理模块、模数转换模块、数模转换模块、处理器模块、图像处理器模块。本发明专利技术可以根据FPGA的实际应用环境，在FPGA内部快速集成各种功能和面积存在差异的模块，同时将复杂的FPGA硬件设计和软件算法进行了简单化。

【技术实现步骤摘要】
并列式FPGA
本专利技术涉及集成电路，特别涉及FPGA。
技术介绍
目前，最先进的FPGA采用7nmCMOS工艺制程，其系统性能功耗比提高了2至5倍。且FPGA针对不同的应用场景，内部集成了各种处理器(APU/RPU/GPU等)、RFADC/RFDAC、高速SerDes、以及种类丰富的协议IP和接口逻辑等。FPGA的集成度越来越高、功能越来越复杂、数据处理要求越来越高，这就对现有的FPGA架构产生了压力，需要对架构进行增强和创新来应对上述问题。
技术实现思路
本专利技术所要解决的技术问题是，，提供一种可扩展的、简化的并列式FPGA架构。本专利技术解决所述技术问题采用的技术方案是，并列式FPGA，其特征在于，包括至少一个并列式模块，所述并列式模块包括至少两列CFM模块，相邻两个CFM模块列之间至少有一列INF模块，各CFM模块通过布线资源与INF模块连接；所述CFM模块包括下述模块之一种或一种以上：输入输出模块、块状RAM存储模块、高带宽存储模块、高速串行接口、高速串行计算机扩展总线、数字信号处理模块、时钟管理模块、模数转换模块、数模转换模块、处理器模块、图像处理器模块。进一步，以INF模块的高度为1个单位，在高度大于1个单位的CFM模块中，至少有一个CFM模块通过标准接口PI和布线资源连接到至少两个分布于不同行的INF模块，其中，每一行的INF对应一个标准接口PI。进一步，所述并列式FPGA包括至少两个并列式模块，各并列式模块通过布线资源和INF模块连接。进一步，相邻两个CFM模块列之间有两列INF模块，各INF模块形成正交行列式排布。本专利技术可以根据FPGA的实际应用环境，在FPGA内部快速集成各种功能和面积存在差异的模块，同时将复杂的FPGA硬件设计和软件算法进行了简单化。有利于将亿门级FPGA复杂的硬件设计和软件算法简单化、快速化以及精确化。附图说明图1是实施例1的架构示意图。图2是实施例2的架构示意图。具体实施方式解释：CFM：可配置功能模块，通过配置主要实现基本的组合和时序逻辑。INF：互联接口，通过配置主要实现信号的选通。图1示出了一种基于标准互联接口的双列式FPGA架构。其中，101为最基本的并列式模块(双列)，包括两列CFM(102和106)、两列INF(104和105)，103为功能模块之间的所有布线资源，布线资源只是走线，包含所有方向的一倍线、二倍线、四倍线、长线等，不包括MOS器件。其中CFM和INF版图的高度是一致的(Y方向)。最基本的双列模块101包括Ym个行，每行从左到右的模块排布为CFM、INF、INF、CFM。可以通过在X方向(图2中的横向)扩展最基本双列模块101的个数Xn，形成扩展的FPGA电路架构模型，其阵列大小为Xn×Ym(m、n均为自然数)。实施例2图1示出了CFM高度和INF相近的情况，对于CFM高度与INF相差较大的需求，可以在基本架构模型的基础之上将一个或多个双列模块中的102单列、或者106单列、或者102和106两列中的CFM替换成芯片所需的功能模块FB(FB是指除CFM外一切具有某种特定功能的模块)，并通过增加统一的标准接口PI与原有的INF进行互联，而不需要改变原有INF模块和布线资源，参见图2。其中202列为DSP列，一个DSP模块的高度为3(以INF高度1为标准)，并通过增加的3个标准接口PI实现与INF的互联；206列为BRAM列，一个BRAM模块的高度为2(以INF高度1为标准)，并通过增加的2个标准接口PI实现与INF的互联。可以看出，相比于架构基本模型(图1)，图2只是将原来的两列CFM分别替换为DSP列和BRAM列，并增加了相应的标准接口PI与INF实现互联，并没有改变原有的INF模块(204和205)和布线资源(203)。通过在X方向扩展最基本双列模块的个数(X2……Xn的FB列可以与X1一致，也可以是其它功能模块)，形成了扩展的双列式FPGA架构，其阵列大小为Xn×Ym(m、n均为自然数)。本文档来自技高网...

【技术保护点】
1.并列式FPGA，其特征在于，包括至少一个并列式模块，所述并列式模块包括至少两列CFM模块，相邻两个CFM模块列之间至少有一列INF模块，各CFM模块通过布线资源与INF模块连接；所述CFM模块包括下述模块之一种或一种以上：/n输入输出模块、块状RAM存储模块、高带宽存储模块、高速串行接口、高速串行计算机扩展总线、数字信号处理模块、时钟管理模块、模数转换模块、数模转换模块、处理器模块、图像处理器模块。/n

【技术特征摘要】
1.并列式FPGA，其特征在于，包括至少一个并列式模块，所述并列式模块包括至少两列CFM模块，相邻两个CFM模块列之间至少有一列INF模块，各CFM模块通过布线资源与INF模块连接；所述CFM模块包括下述模块之一种或一种以上：
输入输出模块、块状RAM存储模块、高带宽存储模块、高速串行接口、高速串行计算机扩展总线、数字信号处理模块、时钟管理模块、模数转换模块、数模转换模块、处理器模块、图像处理器模块。


2.如权利要求1所述的并列式FPGA，其特征在于，以IN...

【专利技术属性】
技术研发人员：刘云搏，丛伟林，段清华，耿林，刘洋，李显军，康蕾，陶琼，王玉嫣，孙海，阙小茜，何相龙，张英，于冬，王小波，刘义凯，王志超，
申请(专利权)人：成都华微电子科技有限公司，
类型：发明
国别省市：四川;51