一种分栅式存储器的制造方法技术

本发明专利技术提供一种分栅式存储器的制造方法，主要包括：提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；形成第一侧墙；形成一护层，所述护层覆盖所述沟槽的底部；以所述第一侧墙为掩膜，刻蚀所述护层、所述控制栅层至所述介质层的表面；形成第二侧墙；依次刻蚀所述介质层、所述浮栅层和所述氧化层至所述衬底的表面；形成第三侧墙；形成字线；形成第四侧墙。通过在刻蚀控制栅层之前先在控制栅层上形成一护层，使得在刻蚀控制栅层时增加了刻蚀时间，进而保证控制栅层能够被刻蚀完全的同时介质层不会被刻蚀穿，因此解决了由于控制栅层刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。

【技术实现步骤摘要】
一种分栅式存储器的制造方法
本专利技术涉及半导体
，特别涉及一种分栅式存储器的制造方法。
技术介绍
随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后存储数据丢失的问题。为了克服该问题，人们已经设计并开发了多种快闪存储器。基于浮栅概念的闪存由于具有较小的单元尺寸和良好的工作性能成为较为通用的快闪存储器。快闪存储器包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)结构。其中，栅极叠层快闪存储器包括：依次形成于半导体基片上的隧穿氧化物层、存储电子的浮置氮化硅层、控制氧化层、和控制电子存储和释放的控制栅极多晶硅层，即SONOS结构。分栅式存储器包括：半导体基片，位于半导体基片上的耦合氧化层、浮栅层及浮栅氮化硅层，所述浮栅层中具有沟槽，所述沟槽内两侧具有侧墙，所述侧墙之间具有与所述半导体基片相连的源多晶硅层，所述浮栅的两侧还有控制擦除以及编程的字线。与栅极叠层存储器不同的是，分栅式存储器还在浮栅的一侧形成作为擦除栅极的多晶硅层(也即字线，字线作为控制栅)，在擦写性能上，分栅式存储器避免了栅本文档来自技高网...

【技术保护点】
1.一种分栅式存储器的制造方法，其特征在于，所述分栅式存储器的制造方法包括：/n提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；/n刻蚀所述伪栅层并停止在所述控制栅层上，以形成分立的伪栅极，相邻所述伪栅极之间的区域形成沟槽；/n形成第一侧墙，所述第一侧墙覆盖位于所述沟槽内的所述伪栅极的侧壁；/n形成一护层，所述护层覆盖所述沟槽的底部；/n以所述第一侧墙为掩膜，刻蚀所述护层和所述控制栅层并停止在所述介质层上；/n形成第二侧墙，所述第二侧墙覆盖位于所述沟槽内的所述控制栅层的侧壁和所述第一侧墙的底部；/n以所述第二侧墙为掩膜，依次刻蚀所述介质层、所述浮栅层和所述氧化...

【技术特征摘要】
1.一种分栅式存储器的制造方法，其特征在于，所述分栅式存储器的制造方法包括：
提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；
刻蚀所述伪栅层并停止在所述控制栅层上，以形成分立的伪栅极，相邻所述伪栅极之间的区域形成沟槽；
形成第一侧墙，所述第一侧墙覆盖位于所述沟槽内的所述伪栅极的侧壁；
形成一护层，所述护层覆盖所述沟槽的底部；
以所述第一侧墙为掩膜，刻蚀所述护层和所述控制栅层并停止在所述介质层上；
形成第二侧墙，所述第二侧墙覆盖位于所述沟槽内的所述控制栅层的侧壁和所述第一侧墙的底部；
以所述第二侧墙为掩膜，依次刻蚀所述介质层、所述浮栅层和所述氧化层并停止在所述衬底上；
形成第三侧墙，所述第三侧墙覆盖位于所述沟槽内的所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁和所述第二侧墙的底部；
利用字线材料填充所述沟槽，以形成字线；
去除所述伪栅极，以及所述伪栅极底部的所述控制栅层、所述介质层、所述浮栅层和所述氧化层，以暴露出所述衬底的表面；
形成第四侧墙，所述第四侧墙覆盖所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁、所述控制栅层的侧壁和所述第一侧墙的表面。


2.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，所述介质层为氧化物-氮化物-氧化物层。

【专利技术属性】
技术研发人员：陈宏，杨辉，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31