多基岛引线框架的封装结构及其封装方法技术

本发明专利技术公开了一种多基岛引线框架的封装结构及其封装方法，该封装结构包括：框架基体；位于框架基体内部区域且相互之间电气隔离的多个基岛；位于框架基体周边且间隔设置的多个引脚；设置于多个基岛上的多个芯片；连接多个引脚与多个芯片、和/或连接多个芯片中任意两个芯片的若干键合引线；封装框架基体、多个基岛、多个引脚、多个芯片和若干键合引线的塑封体，其中，封装结构还包括：设置于框架基体底部的胶膜。本发明专利技术优化了多基岛引线框架的设计，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。

【技术实现步骤摘要】
多基岛引线框架的封装结构及其封装方法
本专利技术涉及半导体封装
，具体涉及一种多基岛引线框架的封装结构及其封装方法。
技术介绍
在半导体封装领域，随着技术的发展，半导体产品应用对封装要求也越来越高。例如一个封装体里需要集成更多的芯片，以达到高集成度，减小封装体积，缩短芯片互联距离以提高芯片处理速度等目的。对应此类需求，QFN(QuadFlatNo-leadPackage，方形扁平无引脚封装)多基岛引线框架应运而生，即每个基岛分开承载不同芯片，使各芯片之间相互隔绝的同时满足多芯片封装。现有的QFN多基岛引线框架在设计时，因考虑到框架在封装生产过程中保持良好的共面度，防止框架变形，以及各基岛良好的承载性等因素，通常需要对每个基岛设计3个及以上的连筋或相连引脚以保证强度。特别是基岛较大时，连筋所能承载能力有限，必须合理设计基岛的连接关系。参考图1，图1示出根据现有的一种多基岛引线框架的封装结构示意图。如图1所示，该封装结构包括：框架基体、多个基岛、多个引脚和多个芯片，多个基体相互电气隔离的设置于框架基体的内部区域，多个引脚彼此间隔的设置于框架基体的周边，多个芯片对应的设置于多个基岛之上。多个基岛中的每个基岛11与多个引脚中部分引脚12通过键合线连接，多个引脚中的至少两个引脚13直接与多个基岛中的每个基岛11连接，以为基岛11提供支持，避免基岛变形。基于以上描述，现有的多基岛引线框架的封装结构中，受限于需要留出连筋的空间，使得可承载芯片的基岛面积减小。同时，由于连筋和引脚通过基岛相连，所以相连的多个引脚只能引出同一个信号，也限制了QFN多基岛封装打线设计的灵活性。因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种多基岛引线框架的封装结构及其封装方法，优化了多基岛引线框架的设计，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。根据本专利技术提供的一种多基岛引线框架的封装结构，包括：框架基体；位于所述框架基体内部区域且相互之间电气隔离的多个基岛；位于所述框架基体周边且间隔设置的多个引脚；设置于所述多个基岛上的多个芯片；连接所述多个引脚与所述多个芯片、和/或连接所述多个芯片中任意两个芯片的若干键合引线；封装所述框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线的塑封体，其中，所述封装结构还包括：设置于所述框架基体底部的胶膜。优选地，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。优选地，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。优选地，所述若干键合引线均为金属线。优选地，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。根据本专利技术提供的一种多基岛引线框架的封装方法，包括：将多个芯片对应的设置于多个基岛上；通过键合工艺将若干键合引线连接于所述多个芯片和多个引脚中相应的引脚之间；通过塑封模具将框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线塑封，其中，将多个芯片对应的设置于多个基岛上之前，所述封装方法还包括：在所述框架基体上通过电镀的方式生成所述多个基岛和/或所述多个引脚；或在所述框架基体上通过电镀、或冲压或蚀刻的方式生成所述多个基岛和/或所述多个引脚，并在所述框架基体底部设置胶膜；和/或对所述框架基体进行预塑封，以便于对所述框架基体内部进行固定。优选地，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。优选地，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。优选地，所述若干键合引线均为金属线。优选地，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。本专利技术的有益效果是：本专利技术公开了一种多基岛引线框架的封装结构及其封装方法，通过在多基岛引线框架的封装结构中的框架基体底部设置胶膜层，进而可以使得框架基体、胶膜、多个引脚和多个基岛形成一个整体，进而为多个基岛提供有效的支撑，降低基岛的变形风险。基于在框架基体底部设置胶膜层，设计多个引脚中的任意两个引脚之间彼此电气隔离，使得多个基岛中的每个基岛至多与一个引脚直接连接或不与引脚直接连接，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1示出根据现有的一种多基岛引线框架的封装结构示意图；图2示出根据本专利技术实施例提供的多基岛引线框架的封装结构示意图；图3示出图2中多基岛引线框架的封装结构沿A-A方向的剖面结构示意图；图4示出根据本专利技术实施例提供的多基岛引线框架的封装方法的流程图。具体实施方式为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的较佳实施例。但是，本专利技术可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本专利技术的公开内容的理解更加透彻全面。除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。下面，参照附图对本专利技术进行详细说明。图2示出根据本专利技术实施例提供的多基岛引线框架的封装结构示意图，图3示出图2中多基岛引线框架的封装结构沿A-A方向的剖面结构示意图。本专利技术所公开的多基岛引线框架的封装结构中的引线框架可应用于如QFN封装，多基岛引线框架在与芯片或电子组件通过QFN封装塑封后，能够形成一个独立的QFN封装结构，如图2所示，其中多基岛引线框架的封装线采用虚线框示意性标出。参考图2和图3，本实施例中，多基岛引线框架的封装结构(本文中可简称为封装结构)包括：框架基体21、多个基体、多个引脚、多个芯片、若干键合线、塑封体215和胶膜22。其中，多个基岛相互之间电气隔离的位于框架基体21的内部区域。本实施例中，多个基岛包括第一基岛23、第二基岛24、第三基岛28和第四基岛29。但可以理解的是，上述描述仅是示例性的，多基岛引线框架的封装结构中多个基岛的数量可根据具体的需要封装的芯片和电子组件的数量进行调整设计，或根据多基岛引线框架的封装尺寸进行调整设计，本专利技术对此不做限制。多个引脚彼此间隔设置的位于框架基体21的周边。本实施例中，多个引脚位于多个基岛外围的框架基体21区域，且在框架基体21周边的四个侧边区域中每个侧边区域上设置的引脚数量相同。进一步地，在多个引脚中的每个引脚上都设置有引脚焊盘(图2中阴影部分处)，以方便多个引脚与多个芯片之间的电连接。本实施例中，多个引脚中的任意两个引脚之间彼此电气隔离(某些特定的芯片的电路连接结构要求除外)。也即是说，多个基岛中本文档来自技高网...

【技术保护点】
1.一种多基岛引线框架的封装结构，其特征在于，包括：/n框架基体；/n位于所述框架基体内部区域且相互之间电气隔离的多个基岛；/n位于所述框架基体周边且间隔设置的多个引脚；/n设置于所述多个基岛上的多个芯片；/n连接所述多个引脚与所述多个芯片、和/或连接所述多个芯片中任意两个芯片的若干键合引线；/n封装所述框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线的塑封体，/n其中，所述封装结构还包括：设置于所述框架基体底部的胶膜。/n

【技术特征摘要】
1.一种多基岛引线框架的封装结构，其特征在于，包括：
框架基体；
位于所述框架基体内部区域且相互之间电气隔离的多个基岛；
位于所述框架基体周边且间隔设置的多个引脚；
设置于所述多个基岛上的多个芯片；
连接所述多个引脚与所述多个芯片、和/或连接所述多个芯片中任意两个芯片的若干键合引线；
封装所述框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线的塑封体，
其中，所述封装结构还包括：设置于所述框架基体底部的胶膜。


2.根据权利要求1所述的封装结构，其特征在于，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。


3.根据权利要求1所述的封装结构，其特征在于，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。


4.根据权利要求1-3中任一项所述的封装结构，其特征在于，所述若干键合引线均为金属线。


5.根据权利要求1-3中任一项所述的封装结构，其特征在于，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。


6.一种多基岛引线框架的封装方法，其特征在于，包括：...

【专利技术属性】
技术研发人员：韩广涛，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：发明
国别省市：浙江;33