【技术实现步骤摘要】
用于并-串转换的设备
本公开涉及一种设备，特定来说，涉及一种用于并-串转换的设备。
技术介绍
例如动态随机存取存储器(DRAM)的半导体装置有时包含将并行读取数据转换成串行数据的并-串转换电路，以及将串行写入数据转换成并行数据的串-并转换电路。并-串转换电路与彼此相位不同的读取时钟信号同步地执行并-串转换操作，且串-并转换电路与彼此相位不同的写入时钟信号的同步地执行串-并转换操作。因为依序从并-串转换电路输出数据的频率为高，所以需要尽可能地减小输出节点的电阻。
技术实现思路
本公开的一些实施例提供一种设备，其包含：输出信号线；和第一和第二三态缓冲电路，其各自具有共同连接到所述输出信号线的输出节点。所述输出信号线包含具有第一和第二连接点的第一区段、具有第三和第四连接点的第二区段、连接于所述第一和第三连接点之间的第三区段，以及连接于第二和第四连接点之间的第四区段。所述输出信号线的所述第一区段的至少一部分位于所述第一三态缓冲电路上。所述输出信号线的所述第二区段的至少一部分位于所述第二三态缓冲电路上。本公...
【技术保护点】
1.一种设备，其包括：/n输出信号线；和/n第一和第二三态缓冲电路，其各自具有共同连接到所述输出信号线的输出节点，/n其中所述输出信号线包含具有第一和第二连接点的第一区段、具有第三和第四连接点的第二区段、连接于所述第一和第三连接点之间的第三区段，以及连接于第二和第四连接点之间的第四区段，/n其中所述输出信号线的所述第一区段的至少一部分位于所述第一三态缓冲电路上，且/n其中所述输出信号线的所述第二区段的至少一部分位于所述第二三态缓冲电路上。/n
【技术特征摘要】
20190328 US 16/368,7281.一种设备，其包括：
输出信号线；和
第一和第二三态缓冲电路，其各自具有共同连接到所述输出信号线的输出节点，
其中所述输出信号线包含具有第一和第二连接点的第一区段、具有第三和第四连接点的第二区段、连接于所述第一和第三连接点之间的第三区段，以及连接于第二和第四连接点之间的第四区段，
其中所述输出信号线的所述第一区段的至少一部分位于所述第一三态缓冲电路上，且
其中所述输出信号线的所述第二区段的至少一部分位于所述第二三态缓冲电路上。
2.根据权利要求1所述的设备，
其中所述第一三态缓冲电路包含第一导电类型的第一晶体管和第二导电类型的第二晶体管，且
其中所述第二连接点在平面视图中位于所述第一和第二晶体管之间。
3.根据权利要求2所述的设备，
其中所述第二三态缓冲电路包含所述第一导电类型的第三晶体管和所述第二导电类型的第四晶体管，且
其中所述第四连接点在平面视图中位于所述第三和第四晶体管之间。
4.根据权利要求3所述的设备，
其中所述第一连接点在平面视图中位于相对于所述第二晶体管的所述第二连接点的相对侧上，且
其中所述第三连接点在平面视图中位于相对于所述第四晶体管的所述第四连接点的相对侧上。
5.根据权利要求4所述的设备，其中所述第二和第四晶体管中的每一个的面积大于所述第一和第三晶体管中的每一个的面积。
6.根据权利要求5所述的设备，
其中所述第一和第三晶体管中的每一个包括N沟道MOS晶体管，且
其中所述第二和第四晶体管中的每一个包括P沟道MOS晶体管。
7.根据权利要求6所述的设备，
其中所述第一和第二晶体管沿第一方向布置，
其中所述第三和第四晶体管沿所述第一方向布置，
其中所述第一和第三晶体管沿第二方向布置，且
其中所述第二和第四晶体管沿所述第二方向布置。
8.根据权利要求7所述的设备，
其中所述输出信号线的所述第一区段在所述第一方向上沿着所述第一和第二晶体管延伸，且
其中所述输出信号线的所述第二区段在所述第一方向上沿着所述第三和第四晶体管延伸。
9.根据权利要求8所述的设备，其另外包括各自具有共同连接到所述输出信号线的输出节点的第三和第四三态缓冲电路，
其中所述输出信号线另外包含具有第五连接点的第五区段、具有第六连接点的第六区段，以及连接于第五和第六连接点之间的第七区段，
其中所述输出信号线的所述第五区段的至少一部分位于所述第三三态缓冲电路上，且
其中所述输出信号线的所述第六区段的至少一部分位于所述第四三态缓冲电路上。
10.根据权利要求9所述的设备，
其中所述第三三态缓冲电路包含包括N沟道MOS晶体管的第五晶体管和包括P沟道M...
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