低温发送器和包括其的半导体存储器件制造技术

本发明专利技术公开一种低温发送器和包括其的半导体存储器件。半导体存储器件包括：存储区域，从其中顺序地读取第一数据和第二数据；以及数据输出电路，其适用于当通过数据焊盘顺序地输出与第一数据和第二数据相对应的第一输出数据和第二输出数据时，在输出禁止时段期间根据第一数据与第二数据之间的逻辑关系而选择性地在数据焊盘上执行复位操作，所述输出禁止时段在对应于第一输出数据的第一输出使能时段与对应于第二输出数据的第二输出使能时段之间。

【技术实现步骤摘要】
低温发送器和包括其的半导体存储器件相关申请的交叉引用本申请要求2019年3月29日提交的申请号为10-2019-0037084的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
各个实施例涉及半导体设计技术，并且更具体地，涉及低温发送器和包括该发送器的半导体存储器件。
技术介绍
相关技术即美国专利公开号US2017-0324019包括使用约瑟夫森结(Josephsonjunction)的发送器。通过利用约瑟夫森结的迟滞特性，根据现有技术的发送器在低温环境中有效地发送信号。然而，根据该相关技术的发送器具有以下问题。在根据该相关技术的发送器中，改变被供应到发送器的供电电压以调整在约瑟夫森结中流动的电流。通常，为了稳定供电电压的电平，将去耦电容器耦接到供电电压端子。因此，当改变供电电压的电平时，由于RC延迟而需要大量的时间，并且由于去耦电容器的充电/放电操作而需要大的功耗。
技术实现思路
各种实施例针对包括低功率且高速的低温发送器的半导体器件。根据一个实施例，一种半导体存储器件本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：/n存储区域，从其中顺序地读取第一数据和第二数据；和/n数据输出电路，其适用于：当通过数据焊盘顺序地输出与所述第一数据和所述第二数据相对应的第一输出数据和第二输出数据时，在对应于所述第一输出数据的第一输出使能时段与对应于所述第二输出数据的第二输出使能时段之间的输出禁止时段期间，根据所述第一数据和所述第二数据之间的逻辑关系来选择性地在所述数据焊盘上执行复位操作。/n

【技术特征摘要】
20190329 KR 10-2019-00370841.一种半导体存储器件，包括：
存储区域，从其中顺序地读取第一数据和第二数据；和
数据输出电路，其适用于：当通过数据焊盘顺序地输出与所述第一数据和所述第二数据相对应的第一输出数据和第二输出数据时，在对应于所述第一输出数据的第一输出使能时段与对应于所述第二输出数据的第二输出使能时段之间的输出禁止时段期间，根据所述第一数据和所述第二数据之间的逻辑关系来选择性地在所述数据焊盘上执行复位操作。


2.根据权利要求1所述的半导体存储器件，其中，所述数据输出电路在所述输出禁止时段期间通过将电源电压从目标电平转变为复位电平来执行所述复位操作，或者在所述输出禁止时段期间通过将所述电源电压保持在所述目标电平来跳过所述复位操作，以及
所述电源电压包括在输出所述第一输出数据和所述第二输出数据时使用的电压，并且所述电源电压在所述第一输出使能时段和所述第二输出使能时段期间具有所述目标电平。


3.根据权利要求1所述的半导体存储器件，其中，所述数据输出电路在所述输出禁止时段期间通过将内部电流的路径的电阻值从低电阻值调整到高电阻值来执行所述复位操作，或者在所述输出禁止时段期间通过将所述内部电流的路径的电阻值保持为所述低电阻值来跳过所述复位操作，
所述内部电流包括输出电流，所述输出电流成为所述第一输出数据和所述第二输出数据被输出时的基础，并且
所述内部电流路径的电阻值在所述第一输出使能时段和所述第二输出使能时段期间具有所述低电阻值。


4.一种半导体存储器件，包括：
存储区域，从其中顺序地读取第一数据和第二数据；
储存电路，其适用于：储存所述第一数据，并且在所述第二数据被读取时将储存的所述第一数据输出为第三数据；
控制电路，其适用于基于所述第一数据至所述第三数据来产生复位控制信号和输入数据控制信号；
供电电路，其适用于：响应于所述复位控制信号而在第一输出使能时段和第二输出使能时段期间产生各自具有目标电平的高电压和低电压，并且在所述第一输出使能时段和所述第二输出使能时段之间的输出禁止时段期间，根据所述第二数据与所述第三数据之间的逻辑关系，而将所述高电压和所述低电压中的每个从所述目标电平转变为复位电平，或将所述高电压和所述低电压中的每个保持在所述目标电平；和
输出电路，其适用于：接收所述高电压和所述低电压，并且基于所述输入数据控制信号，而在所述第一输出使能时段期间将与所述第一数据相对应的第一输出数据输出至数据焊盘，以及在所述第二输出使能时段期间将与所述第二数据相对应的第二输出数据输出至所述数据焊盘。


5.根据权利要求4所述的半导体存储器件，其中，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述供电电路将所述高电压和所述低电压中的每个保持在所述目标电平，以及
当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述输出电路在所述输出禁止时段期间跳过在所述数据焊盘上的复位操作。


6.根据权利要求4所述的半导体存储器件，其中，当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述供电电路将所述高电压和所述低电压中的每个从所述目标电平转变为所述复位电平，以及
当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述输出电路在所述输出禁止时段期间在所述数据焊盘上执行复位操作。


7.根据权利要求4所述的半导体存储器件，
其中，所述控制电路在所述第一输出使能时段和所述第二输出使能时段期间将所述复位控制信号去激活，
其中，在所述输出禁止时段期间，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路将所述复位控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路将所述复位控制信号激活。


8.根据权利要求4所述的半导体存储器件，其中，
所述控制电路在所述第一输出使能时段期间根据所述第一数据来确定是否将所述输入数据控制信号激活，
其中，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路在所述第二输出使能时段期间不管所述第二数据如何都将所述输入数据控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路在所述第二输出使能期间根据所述第二数据来确定是否将所述输入数据控制信号激活，
其中，所述控制电路在所述输出禁止时段期间将所述输入数据控制电路去激活。


9.根据权利要求4所述的半导体存储器件，其中，所述控制电路包括：
比较电路，其适用于：比较所述第二数据与所述第三数据，并产生与比较结果相对应的比较信号；
输入数据控制电路，其适用于基于所述第一数据和所述第二数据以及所述比较信号来产生所述输入数据控制信号；和
复位控制电路，其适用于根据所述比较信号来产生所述复位控制信号。


10.根据权利要求4所述的半导体存储器件，其中，所述输出电路包括一个或更多个约瑟夫森结。


11.一种半导体存储器件，包括：
存储区域，从其中顺序地读取第一数据和第二数据；
储存电路，其适用于储存所述第一数据，并在所述第二数据被读取时将储存的所述第一数据输出为第三数据；
控制电路，其适用于基于所述第一数据至所述第三数据来产生复位控制信号和输入数据控制信号；
供电电路，其适用于产生各自具有恒定电压电平的高电压和低电压；和
输出电路，其适用于：接收所述高电压和所述低电压，并且响应于所述复位控制信号和所述输入数据控制信号，在第一输出使能时段和第二输出使能时段期间通过控制内部电流而分别将与所述第一数据和所述第二数据相对应的第一输出数据和第二输出数据顺序地输出至数据焊盘，以及在所述第一输出使能时段和所述第二输出使能时段之间的输出禁止时段期间通过调整所述内部电流的路径的电阻值来执行或跳过在所述数据焊盘上的复位操作。


12.根据权利要求11所述的半导体存储器件，其中，所述内部电流在所述输出电路中产生，并且成为所述第一输出数据和第二输出数据被输出时的基础。


13.根据权利要求11所述的半导体存储器件，
其中，所述输出电路在所述第一输出使能时段和所述第二输出使能时段期间将所述电阻值调整得相对地低，
其中，在所述输出禁止时段期间，当所述第一数据的逻辑电平与所述第二数据的逻辑电平不同时，所述输出电路通过将所述电阻值调整得相对地高来执行所述复位操作，而当所述第一数据的逻辑电平等于所述第二数据的逻辑电平时，所述输出电路通过将所述电阻值保持为相对地低来跳过所述复位操作。


14.根据权利要求11所述的半导体存储器件，
其中，所述控制电路在所述第一输出使能时段和所述第二输出使能时段期间将所述复位控制信号去激活，
其中，在所述输出禁止时段期间，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路将所述复位控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路将所述复位控制信号激活。


15.根据权利要求11所述的半导体存储器件，
其中，所述控制电路在所述第一输出使能时段期间根据所述第一数据来确定是否将所述输入数据控制信号激活，
其中，当所述...

【专利技术属性】
技术研发人员：郭康燮，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR