一种集成4或5分频与8或9分频的异步预分频器制造技术

本发明专利技术公开了一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；该发明专利技术的有益效果为实现异步4或5分频功能和实现异步8或9分频功能，异步4或5分频的输出与异步8或9分频的输出通过不同传输门的导通来进行输出切换。此外，由于异步时钟相对于同步时钟，频率极大地降低，因此异步时钟的D触发器功耗也相应减少，从而降低了整体电路的功耗。

【技术实现步骤摘要】
一种集成4或5分频与8或9分频的异步预分频器
本专利技术涉及射频集成电路领域，特别涉及一种集成4或5分频与8或9分频的异步预分频器。
技术介绍
双模预分频器是锁相环型频率综合器中分频器的核心模块。双模预分频器通常工作在N或N+1的分频模式下，由程序计数器和吞计数器对双模预分频器的工作模式进行逻辑控制。双模预分频器作为振荡器的下一级电路，对振荡器的输出频率进行分频功能，其分频后的信号作为数字逻辑的时钟信号，其与程序计数器和吞计数器之间的组合工作可以实现很大的分频输出范围。常用的双模预分频器可以通过扩展基于CML触发器的2或3同步预分频器得到，具体的扩展方式可以是同步的，也可以是异步的。当扩展到更大模式分频数的预分频器时，传统的同步预分频器往往很难对面积以及功耗进行约束。此外，当片外的振荡器工作在高频率时，需要对4或5双模预分频扩展到8或9双模预分频来满足数字逻辑的输入时钟要求；当片外的振荡器工作在低频率时，需要对8或9双模预分频切换到4或5双模预分频来满足锁相环更好的性能指标。随着系统对于小型化以及低功耗的需求，如何在节省面积和功耗的同时，实现4或5双模预分频器与8或9双模预分频器的集成以及切换成为急需解决的技术难题。
技术实现思路
本专利技术提供一种集成4或5分频与8或9分频的异步预分频器，可以解决上述
技术介绍
中提出的问题。本专利技术提供了一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接。较佳地，所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKP与集成与非门的D触发器NAND_CML_DFF2的输入端CLKP相连，共同作为时钟输入端CLK+；所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKN与集成与非门的D触发器NAND_CML_DFF2的输入端CLKN相连，共同作为时钟输入端CLK-。较佳地，所述传输门T1的右端与传输门T3的右端相连，共同作为输出端口OUTP；所述传输门T2的右端与传输门T4的右端相连共同作为输出端口OUTN。较佳地，所述与门AND1的输入端B以及与门AND2的输入端A都作为开关控制端口SW1。较佳地，所述或非门CML_NOR的输入端Cp作为控制端口MODE，或非门CML_NOR的输入端Cn作为控制端口MODEB，MODE和MODEB为相反的逻辑控制电平。较佳地，所述传输门T1的上端与传输门T2的下端相连，共同作为开关控制端口SW0，所述传输门T1的下端与传输门T2的上端相连，共同作为开关控制端口SW0B，SW0与SW0B为一对相反逻辑的控制信号，传输门T3的上端与传输门T4的下端相连，共同作为开关控制端口SW1，传输门T3的下端与传输门T4的上端相连，共同作为开关控制端口SW1B，SW1与SW1B为一对相反逻辑的控制信号。较佳地，所述集成与非门的D触发器NAND_CML_DFF1和NAND_CML_DFF2均采用差分结构，包括14个晶体管和4个电阻，其中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器结构；第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器结构；其中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电阻R1、第二电阻R2构成了第一级锁存器的采样支路，第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器的保持支路；其中第九晶体管M9、第十晶体管M10、第十一晶体管M11、第三电阻R3、第四电阻R4构成了第二级锁存器的采样支路，第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器的保持支路；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4实现整个D触发器与非门的集成。较佳地，所述D触发器CML_DFF1和CML_DFF2均采用差分结构，包括12个晶体管和4个电阻；第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第五电阻R5、第六电阻R6构成了第一级锁存器结构；第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第七电阻R7、第八电阻R8构成了第二级锁存器结构。较佳地，所述或非门CML_NOR包括7个晶体管和2个电阻，其中第三十三晶体管M33作为尾电流源，其源端与GND相连，栅端作为偏置电压端口Vbias，漏端与晶体管M29、M30、M31、M32的源端相连，晶体管M29的栅端作为输入端口Cn，晶体管M28的栅端作为输入端口Bn，晶体管本文档来自技高网...

【技术保护点】
1.一种集成4或5分频与8或9分频的异步预分频器，其特征在于：包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接。/n...

【技术特征摘要】
1.一种集成4或5分频与8或9分频的异步预分频器，其特征在于：包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接。


2.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKP与集成与非门的D触发器NAND_CML_DFF2的输入端CLKP相连，共同作为时钟输入端CLK+；所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKN与集成与非门的D触发器NAND_CML_DFF2的输入端CLKN相连，共同作为时钟输入端CLK-。


3.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述传输门T1的右端与传输门T3的右端相连，共同作为输出端口OUTP；所述传输门T2的右端与传输门T4的右端相连共同作为输出端口OUTN。


4.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述与门AND1的输入端B以及与门AND2的输入端A都作为开关控制端口SW1。


5.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述或非门CML_NOR的输入端Cp作为控制端口MODE，或非门CML_NOR的输入端Cn作为控制端口MODEB，MODE和MODEB为相反的逻辑控制电平。


6.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述传输门T1的上端与传输门T2的下端相连，共同作为开关控制端口SW0，所述传输门T1的下端与传输门T2的上端相连，共同作为开关控制端口SW0B，SW0与SW0B为一对相反逻辑的控制信号，传输门T...

【专利技术属性】
技术研发人员：王三路，
申请(专利权)人：西安博瑞集信电子科技有限公司，
类型：发明
国别省市：陕西;61