非易失性存储器件和存储系统技术方案

一种非易失性存储器件包括存储单元阵列、电压产生器、页缓冲器电路、行解码器和控制电路。存储单元阵列包括对应于不同位线的多个垫。电压产生器产生施加到存储单元阵列的字线电压。页缓冲器电路通过位线耦接到存储单元阵列。行解码器通过字线耦接到存储单元阵列，并且行解码器将字线电压传送到存储单元阵列。控制电路基于命令和地址来控制电压产生器、行解码器和页缓冲器电路。控制电路根据多个垫中同时操作的垫的数量，选择不同电压之中的电压以施加到字线中的至少一个或位线中的至少一个。

【技术实现步骤摘要】
非易失性存储器件和存储系统本申请是申请日为2017年7月28日、申请号为201710637135.2、专利技术名称为“非易失性存储器件和存储系统”的专利技术专利申请的分案申请。对相关申请的交叉引用本申请要求2016年8月4日向韩国知识产权局(KIPO)递交的韩国专利申请10-2016-0099219的优先权，其全部公开内容通过引用合并于此。
示例性实施例总体涉及半导体存储器件，更具体地涉及非易失性存储器件和存储系统。
技术介绍
半导体存储器件通常可以分为易失性半导体存储器件和非易失性半导体存储器件。易失性半导体存储器件可以高速地执行读取和写入操作，而存储在其中的内容可能在器件断电的情况下丢失。非易失性半导体存储器件甚至可以在断电的情况下保留存储在其中的内容。因此，非易失性半导体存储器件可以用于存储不论器件加电还是断电都要保留的内容。非易失性半导体存储器件可以包括掩模只读存储器(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等。>闪存器件是一种典型本文档来自技高网...

【技术保护点】
1.一种非易失性存储器件，包括：/n存储单元阵列，包括多个平面，多个平面中的每个包括多个单元串，其中第一平面的第一单元串连接到第一位线和多个第一字线，并且第二平面的第二单元串连接到第二位线和多个第二字线，第一单元串和第二单元串分别垂直于衬底；以及/n行解码器，连接到多个第一字线和多个第二字线，并且被配置为向多个第一字线和多个第二字线施加对应的字线电压，/n其中，行解码器被配置为当第一平面和第二平面中的仅一个操作时，在第一时间段中向多个第一字线和多个第二字线中的所选择的字线施加第一预脉冲来从操作平面读取数据，以及当第一平面和第二平面二者同时操作时，在第二时间段中向所选择的字线施加第二预脉冲来从操...

【技术特征摘要】
20160804 KR 10-2016-00992191.一种非易失性存储器件，包括：
存储单元阵列，包括多个平面，多个平面中的每个包括多个单元串，其中第一平面的第一单元串连接到第一位线和多个第一字线，并且第二平面的第二单元串连接到第二位线和多个第二字线，第一单元串和第二单元串分别垂直于衬底；以及
行解码器，连接到多个第一字线和多个第二字线，并且被配置为向多个第一字线和多个第二字线施加对应的字线电压，
其中，行解码器被配置为当第一平面和第二平面中的仅一个操作时，在第一时间段中向多个第一字线和多个第二字线中的所选择的字线施加第一预脉冲来从操作平面读取数据，以及当第一平面和第二平面二者同时操作时，在第二时间段中向所选择的字线施加第二预脉冲来从操作平面读取数据，并且第二时间段与第一时间段不同。


2.根据权利要求1所述的非易失性存储器件，其中，第二时间段长于第一时间段。


3.根据权利要求2所述的非易失性存储器件，其中，第一单元串和第二单元串中的每个包括串联耦接的至少一个接地选择晶体管、多个存储单元和至少一个串选择晶体管。


4.根据权利要求3所述的非易失性存储器件，其中，行解码器还被配置为当第一平面和第二平面中的仅一个操作时，在向所选择的字线施加第一预脉冲之后在第三时间段中施加第一读取电压来从操作平面读取数据，以及当第一平面和第二平面二者同时操作时，在向所选择的字线施加第二预脉冲来在第四时间段中施加第二读取电压来从第一平面和第二平面二者读取数据，并且第三时间段与第四时间段不同。


5.根据权利要求4所述的非易失性存储器件，其中，第四时间段长于第三时间段。


6.根据权利要求5所述的非易失性存储器件，其中，第四时间段长于第二时间段，且第三时间段长于第一时间段。


7.根据权利要求6所述的非易失性存储器件，其中，第四时间段与第三时间段之间的第一时间差大于第二时间段与第一时间段之间的第二时间差。


8.根据权利要求7所述的非易失性存储器件，其中，第一预脉冲的电压电平高于第一读取电压的电压电平，并且第二预脉冲的电压电平高于第二读取电压的电压电平。


9.根据权利要求8所述的非易失性存储器件，其中，行解码器还被配置为当第一平面和第二平面中的仅一个操作时，在第五时间段中向第一单元串或第二单元串的串选择晶体管施加第一选择电压来从操作平面读取数据，以及当第一平面和第二平面二者同时操作时，在第六时间段中向第一单元串和第二单元串的串选择晶体管施加第二选择电压来从第一平面和第二平面二者读取数据，并且第五时间段与第六时间段不同。


10.根据权利要求9所述的非易失性存储器件，其中，第六时间段长于第五时间段。


11.根据权利要求3所述的非易失性存储器件，其中，行解码器还被配置为当第一平面和第二平面中的仅一个操作时，在第七时间段中向多个第一字线和多个第二字线中的未选择的字线施加第三预脉冲来从操作平面读取数据，以及当第一平面和第二平面二者同时操作时，在第八时间段中向未选择的字线施加第四预脉冲来从操作平面读取数据，并且第八时间段与第七时间段不同。


12.根据权利要求11所述的非易失性存储器件，其中，第八时间段长于第七时间段。


13.根据权利要求12所...

【专利技术属性】
技术研发人员：郭东勋，姜熙雄，徐準浩，李熙元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR