集成电路和存储器制造技术

提供一种集成电路和存储器。集成电路可以包括：放大器电路，其被配置为：响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过上拉电压和下拉电压来放大在第一线与第二线之间的电压差；第一延迟路径，其被配置为通过将输入信号延迟来产生上拉使能信号；以及第二延迟路径，其被配置为通过将输入信号延迟来产生下拉使能信号，其中，由于电源电压的变化而导致的第一延迟路径的延迟的改变小于由于所述变化而导致的第二延迟路径的延迟的改变。

【技术实现步骤摘要】
集成电路和存储器相关申请的交叉引用本申请要求于2018年12月26日提交的申请号为10-2018-0169387的韩国专利申请的优先权，其通过引用整体合并于此。
各种实施例涉及电路设计技术。
技术介绍
存储器件执行以下操作：写入从外部源输入的数据并且读取所储存的(写入的)数据。用于储存数据的基本单位称为单元，并且存储器件包括一个电容器，以储存一位或一段数据。为了读取储存在电容器中的数据并将所读取的数据准确地传输到外部源，必须准确地确定储存在所述单元中的数据的极性。存储器件包括位线感测放大器(BLSA)，作为确定数据极性并放大数据的放大电路。位线感测放大器放大在位线与取反位线之间的电压差，并且如果在位线与取反位线之间存在任何电势差(dV)，则位线感测放大器需要准确地感测并放大电势差(dV)，但实际上，位线感测放大器可能无法准确地感测并放大电势差。就位线感测放大器的正确操作而言，位线对之间的最小电势差(dV)被称为偏移。当位线对之间的电势差小于所述偏移时，位线感测放大器可能无法执行正确的放大操作和感测操作。专本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n放大器电路，其被配置为：响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过所述上拉电压和所述下拉电压来放大在第一线与第二线之间的电压差；/n第一延迟路径，其被配置为通过将输入信号延迟来产生所述上拉使能信号；以及/n第二延迟路径，其被配置为通过将所述输入信号延迟来产生所述下拉使能信号，/n其中，由于电源电压的变化而导致的所述第一延迟路径的延迟的改变小于由于所述变化而导致的第二延迟路径的延迟的改变。/n

【技术特征摘要】
20181226 KR 10-2018-01693871.一种集成电路，包括：
放大器电路，其被配置为：响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过所述上拉电压和所述下拉电压来放大在第一线与第二线之间的电压差；
第一延迟路径，其被配置为通过将输入信号延迟来产生所述上拉使能信号；以及
第二延迟路径，其被配置为通过将所述输入信号延迟来产生所述下拉使能信号，
其中，由于电源电压的变化而导致的所述第一延迟路径的延迟的改变小于由于所述变化而导致的第二延迟路径的延迟的改变。


2.根据权利要求1所述的集成电路，其中，所述第二延迟路径的延迟随着所述电源电压的增大而减小。


3.根据权利要求2所述的集成电路，其中，所述第一延迟路径的延迟保持恒定。


4.根据权利要求2所述的集成电路，其中，所述第一延迟路径的延迟随着所述电源电压的增大而减小，随着所述电源电压的增大，所述第一延迟路径的延迟的减小量小于所述第二延迟路径的延迟的减小量。


5.根据权利要求1所述的集成电路，
其中，所述第一延迟路径包括用于将所述输入信号延迟的第一延迟电路，
其中，所述第一延迟电路使用恒定电压进行操作，
其中，所述第二延迟路径包括用于将所述输入信号延迟的第二延迟电路，以及
其中，第二延迟电路使用所述电源电压进行操作。


6.根据权利要求5所述的集成电路，
其中，所述输入信号在接地电压与恒定电压之间摆动，
其中，所述第一延迟路径还包括第一电平移位器，所述第一电平移位器用于将所述第一延迟电路的输出信号改变为在所述接地电压与所述电源电压之间摆动，以及
其中，所述第二延迟路径还包括第二电平移位器，所述第二电平移位器用于将所述输入信号改变为在所述接地电压与所述电源电压之间摆动，并且将被改变的输入信号传送到所述第二延迟电路。
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【专利技术属性】
技术研发人员：罗正直，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR