用于SRAM产出增强的面积高效的写入数据路径电路制造技术

公开了一种存储器和在存储器中执行写入操作的方法。在本公开的一个方面，该存储器包括存储器单元、耦合到存储器单元的一对位线(BL；BLB)、多路复用器(404)、以及耦合到多路复用器的上拉电路(418)。多路复用器可以被配置为在写入操作期间选择耦合到存储器单元的一对位线。为了提高存储器单元的写入性能，上拉电路被配置为在写入操作期间选择一对位线中的哪个位线是非零位线，并且上拉电路被配置为将非零位线通过多路复用器的读取通路晶体管(rpO，rpbO)钳位到大约功率轨电压(VDD)。因此，上拉电路(418)可以在写入操作期间增加非零位线与零位线之间的电压差，并且从而减小由常规写入驱动器的升压电容消耗的面积和功率。

【技术实现步骤摘要】
【国外来华专利技术】用于SRAM产出增强的面积高效的写入数据路径电路相关申请的交叉引用本专利申请要求于2017年10月6日提交的题为“AREAEFFICIENTWRITEDATAPATHCIRCUITFORSRAMYIELDENHANCEMENT”的美国非临时申请No.15/727,448的优先权，该非临时申请被受让给本申请的受让人并且于此通过引用明确地并入本文。
本公开总体上涉及存储器系统，并且更具体地涉及包含用于执行写入操作的存储器系统的装置。
技术介绍
随着集成电路(IC)技术的发展，半导体制造工艺继续缩小特征尺寸并且提供更密集的IC。这种趋势在用于在数字处理系统中存储数据的存储器中继续流行。通常，随着特征尺寸的减小，存储器可以在IC的给定区域中存储越来越多的数据。但是，较小的特征尺寸也可能导致电阻特性和性能变化增加，从而导致不可靠的存储器性能。例如，静态随机存取存储器(SRAM)是一种随机存取存储器(RAM)，只要SRAM被提供功率，SRAM就将数据存储在SRAM存储器单元中。SRAM通常用于数字处理电路系统的顺序逻辑电路中以存储由组合逻辑生成的数据。SRAM通常由互补金属氧化物半导体(CMOS)IC形成。但是，随着CMOSIC的特征尺寸不断减小，SRAM中的组件的电阻显著增加。例如，当特征尺寸在14nm至10nm之间时，用于向SRAM存储器单元写入数据的位线的电阻已经翻倍甚至变为四倍。另外，较小的特征尺寸可能由于SRAM存储器单元的P沟道FET(PFET)和N沟道FET(NFET)之间的短沟道效应和强度不平衡，而导致场效应晶体管(FET)具有增加的栅极电阻。SRAM存储器单元的单元写入σ(sigma)因此可以在这些较小特征尺寸处减小，并且导致SRAM存储器单元不能执行写入操作。因此，需要写入辅助技术来改进(特别是以较小的特征尺寸的)存储器(诸如SRAM)的写入操作。
技术实现思路
下面给出了一个或多个方面的简化概述以便提供对这样的方面的基本理解。该概述不是所有预期方面的详尽概述，并且既不旨在标识所有方面的关键或重要要素，也不旨在界定任何或所有方面的范围。该概述的唯一目的是以简化的形式介绍一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。在本公开的一个方面，提供了一种方法和装置。例如，该装置可以是诸如SRAM的存储器。该装置可以包括存储器单元、耦合到存储器单元的一对位线、多路复用器、以及耦合到多路复用器的上拉电路。多路复用器可以被配置为在写入操作期间选择耦合到存储器单元的一对位线。为了提高存储器单元的写入性能，上拉电路被配置为在写入操作期间选择一对位线中的哪个位线是非零位线，并且上拉电路被配置为通过多路复用器将非零位线钳位到大约功率轨电压。因此，上拉电路可以在写入操作期间增加非零位线与零位线之间的电压差，这增加了写入操作的可靠性。由上拉电路提供的电压差的增加还可以减少执行写入操作所需要的升压电容，从而减小了由升压电容消耗的面积和功率。为了实现前述和相关目的，一个或多个方面包括下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的几种方式，并且该描述旨在包括所有这样的方面及其等同物。附图说明图1是示例性存储器单元的电路图。图2是存储器电路系统的电路图，该存储器电路系统可以用于在写入操作期间向图1所示的存储器单元写入。图3是在示例性写入操作期间的图2所示的存储器电路系统的示例性信号图。图4是存储器电路系统的电路图，该存储器电路系统可以用于在写入操作期间向图1所示的存储器单元写入。图5是在示例性写入操作期间的图4所示的存储器电路系统的示例性信号图。图6是在存储器中执行写入操作的示例性方法的流程图。具体实施方式下面结合附图阐述的具体实施方式旨在作为对各种配置的描述，而非旨在表示可以实践本文中描述的概念的唯一配置。具体实施方式包括特定细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，以框图形式示出了公知的结构和组件，以避免使这样的概念模糊。首字母缩写词和其他描述性术语可以仅出于方便和清楚的目的而使用，而非旨在限制本文中公开的任何概念。贯穿本公开提出的各种存储器可以被实现为独立存储器。这样的方面也可以被包括在如下项中：IC或系统/装置、或者IC的一部分或系统/装置的一部分(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等)、或者其中集成电路或系统/装置与其他集成电路或系统相结合的中间产品(例如，视频卡、母板等)、或者最终产品(例如，移动电话、个人数字助理(PDA)、物联网设备、台式计算机、膝上型计算机、掌上型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、膝上型计算机的无线通信附件等)。词语“示例性”在本文中用来表示用作示例、实例或说明。本文中描述为“示例性”的任何实施例均不应当被解释为比其他实施例优选或有利。同样地，装置的术语“实施例”并不要求本专利技术的所有实施例包括所描述的组件、结构、特征、功能、过程、优点、益处或操作模式。术语“连接”、“耦合”或其任何变型是指两个或更多个元件之间的任何直接或间接的连接或耦合，并且可以涵盖在“连接”或“耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的或其组合。如本文中使用的，两个元件可以被视为通过使用一个或多个导线、电缆和/或印刷电连接、以及通过使用电磁能量而“连接”或“耦合”在一起，作为几个非限制性和非穷举性示例，电磁能量是诸如具有在射频区域、微波区域和光学(可见和不可见)区域中的波长的电磁能量。本文中使用诸如“第一”、“第二”等名称对要素的任何引用均不限制该要素的数目或顺序。而是，这些名称在本文中被用作在两个或更多个要素、或要素的多个实例之间进行区分的便利方法。因此，对第一要素和第二要素的引用并不表示只能使用两个要素，也不表示第一要素必须在第二要素之前。如本文中使用的，对复数的引用包括单数，并且对单数的引用包括复数。现在将在SRAM的上下文中呈现存储器的各个方面。SRAM是一种易失性存储器，易失性存储器在存储器保持被供以功率的同时保留数据。然而，如本领域技术人员将容易理解的，这样的方面可以扩展到其他存储器和/或电路配置。其他存储器的示例可以包括RAM、动态RAM(DRAM)、同步动态RAM(SDRAM)、双倍数据速率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、闪存存储器、或任何其他合适的存储器。因此，尽管在本文中描述的各种示例中可以使用SRAM，但是对SRAM的引用旨在说明除了SRAM之外的其他存储器类型的示例性方面。例如，关于SRAM描述的各方面可以应用于RAM、DRA本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n存储器单元；/n一对位线，被耦合到所述存储器单元；/n多路复用器，被配置为在写入操作期间选择被耦合到所述存储器单元的所述一对位线；以及/n上拉电路，被耦合到所述多路复用器，其中所述上拉电路被配置为在所述写入操作期间选择所述一对位线中的哪个位线是非零位线，并且被配置为将所述非零位线通过所述多路复用器钳位到大约功率轨电压。/n

【技术特征摘要】
【国外来华专利技术】20171006 US 15/727,4481.一种装置，包括：
存储器单元；
一对位线，被耦合到所述存储器单元；
多路复用器，被配置为在写入操作期间选择被耦合到所述存储器单元的所述一对位线；以及
上拉电路，被耦合到所述多路复用器，其中所述上拉电路被配置为在所述写入操作期间选择所述一对位线中的哪个位线是非零位线，并且被配置为将所述非零位线通过所述多路复用器钳位到大约功率轨电压。


2.根据权利要求1所述的装置，其中所述多路复用器包括一对读取通路晶体管和一对写入通路晶体管，所述一对读取通路晶体管均被耦合到所述一对位线中的不同位线，所述一对写入通路晶体管均被耦合到所述一对位线中的不同位线，其中所述多路复用器被配置为通过接通所述一对写入通路晶体管、并且接通所述一对读取通路晶体管，来在所述写入操作期间选择所述一对位线。


3.根据权利要求2所述的装置，其中所述上拉电路被耦合到所述一对读取通路晶体管，其中所述上拉电路被配置为：
通过选择所述一对读取通路晶体管中的被耦合到所述非零位线的一个读取通路晶体管，来选择所述一对位线中的哪个位线是所述非零位线；以及
通过所述一对读取通路晶体管中的所选择的所述读取通路晶体管，将所述非零位线钳位到大约所述功率轨电压。


4.根据权利要求1所述的装置，还包括写入选择线和读取选择线，其中：
所述多路复用器包括一对写入通路n沟道场效应晶体管(NFET)和一对读取通路p沟道场效应晶体管(PFET)；
所述写入选择线被配置为当所述一对位线被选择用于所述写入操作时被断言；
所述读取选择线被配置为当所述一对位线被选择用于所述写入操作时被解断言；
所述一对写入通路NFET的第一栅极被耦合到所述写入选择线，使得当所述写入选择线被断言时所述一对写入通路NFET被接通；以及
所述一对读取通路PFET的第二栅极被耦合到所述读取选择线，使得当所述读取选择线被解断言时所述一对读取通路PFET被接通。


5.根据权利要求4所述的装置，其中所述上拉电路包括第一上拉晶体管堆叠和第二上拉晶体管堆叠，所述第一上拉晶体管堆叠被耦合到所述一对读取通路PFET中的一个读取通路PFET的漏极，并且所述第二上拉晶体管堆叠被耦合到所述一对读取通路PFET中的另一读取通路PFET的漏极，其中所述上拉电路被配置为：
通过接通所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的一项，来选择所述一对位线中的哪个位线是所述非零位线，所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的所述一项被耦合到所述一对读取通路PFET中的被耦合到所述非零位线的读取通路PFET的漏极；以及
通过利用所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的被接通的所述一项将所述非零位线充电到大约所述功率轨电压，来将所述非零位线钳位到大约所述功率轨电压。


6.根据权利要求5所述的装置，其中所述第一上拉晶体管堆叠包括第一上拉PFET堆叠，并且所述第二上拉晶体管堆叠包括第二上拉PFET堆叠，并且其中：
所述第一上拉PFET堆叠中的第一上拉PFET包括被配置为接收写入时钟信号的栅极；
所述第一上拉PFET堆叠中的第二上拉PFET包括被配置为接收全局写入数据信号的栅极；
所述第二上拉PFET堆叠中的第一上拉PFET包括被配置为接收所述写入时钟信号的栅极；以及
所述第二上拉PFET堆叠中的第二上拉PFET包括被配置为接收互补全局写入数据信号的栅极。


7.根据权利要求1所述的装置，还包括感测放大器输入线，所述感测放大器输入线均通过所述多路复用器而被耦合到所述一对位线中的不同位线，所述上拉电路被配置为通过选择所述感测放大器输入线中的被耦合到所述非零位线的感测放大器输入线，来选择所述一对位线中的哪个位线是所述非零位线。


8.根据权利要求7所述的装置，其中所述上拉电路被配置为通过将所选择的所述感测放大器输入线上拉到大约所述功率轨电压，来将所述非零位线通过所述多路复用器钳位到大约所述功率轨电压。


9.根据权利要求1所述的装置，还包括：
感测放大器输入线，所述感测放大器输入线均通过所述多路复用器被耦合到所述一对位线中的不同位线；
隔离晶体管，所述隔离晶体管均被耦合到所述感测放大器输入线中的不同感测放大器输入线，其中所述上拉电路被耦合在所述隔离晶体管与所述多路复用器之间；以及
NAND门，被配置为在所述写入操作期间关断所述隔离晶体管、并且在读取操作期间接通所述隔离晶体管。


10.根据权利要求9所述的装置，其中所述隔离晶体管包括具有栅极的隔离p沟道场效应晶体管(PFET)，其中所述NAND门被配置为在所述写入操作期间上拉所述栅极中的每个栅极，从而关断所述隔离PFET，并且被配置为在所述读取操作期间下拉所述栅极中的每个栅极，从而接通所述隔离PFET中的每个隔离PFET。


11.根据权利要求10所述的装置，其中所述NAND门包括输出，所述输出被耦合到所述隔离PFET的所述栅极中的每个栅极，并且其中所述NAND门被配置为执行在写入时钟信号与感测使能信号之间的NAND运算，从而在所述输出处生成控制电压，所述控制电压在所述写入操作期间上拉所述栅极中的每个栅极、并且在所述读取操作期间下拉所述栅极中的每个栅极。


12.根据权利要求1所述的装置，还包括：
移动电话、个人数字助理(PDA)、物联网设备、台式计算机、膝上型计算机、掌上型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、和用于膝上型计算机的无线通信附件中的一项，其包含所述存储器单元、所述一对位线、所述多路复用器和所述上拉电路。


13.一种在存储器中执行写入操作的方法，包括：
在所述写入操作期间选择通过多路复用器被耦合到存储器单元的一对位线；
在所述写入操作期间选择所述一对位线中的哪个位线是非零位线；以及
将所述非零位线通过所述多路复用器钳位到大约功率轨电压。


14.根据权利要求13所述的方法，其中在所述写入操作期间选择所述一对位线包括：
接通所述多路复用器中的一对写入通路晶体管，其中所述一对写入通路晶体管均被耦合到所述一对位线中的不同位线；以及
接通所述多路复用器中的一对读取通路晶体管，其中所述一对读取通路晶体管均被耦合到所述一对位线中的不同位线。


15.根据权利要求14所述的方法，其中：
选择所述一对位线中的哪个位线是所述非零位线包括：选择所述一对读取通路晶体管中的被耦合到所述非零位线的读取通路晶体管；以及
将所述非零位线钳位到大约所述功率轨电压是通过所述一对读取通路晶体管中的所选择的所述读取通路晶体管。


16.根据权利要求13所述的方法，其中所述多路复用器包括一对写入通路n沟道场效应晶体管(NFET)和一对读取通路p沟道场效应晶体管(PFET)，所述一对写入通路NFET的第一栅极被耦合到写入选择线，并且所述一对读取通路PFET的第二栅极被耦合到读取选择线，并且其中在所述写入操作期间选择通过所述多路复用器被耦合到所述存储器单元的所述一对位线包括：
通过断言所述写入选择线来接通所述一对写入通路NFET；以及
通过解断言所述读取选择线来接通所述一对读取通路PFET。


17.根据权利要求16所述的方法，其中第一上拉晶体管堆叠被耦合到所述一对读取通路PFET中的一个读取通路PFET的漏极，并且第二上拉晶体管堆叠被耦合到所述一对读取通路PFET中的另一读取通路PFET的漏极，并且其中：
选择所述一对位线中的哪个位线是所述非零位线包括：接通所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的一项，所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的所述一项被耦合到所述一对读取通路PFET中的被耦合到所述非零位线的读取...

【专利技术属性】
技术研发人员：S·K·古普塔，P·拉杰，R·萨胡，M·纳拉西姆汉，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US