用于设定电路晶体管的宽长比的方法、电路及电路布置技术

根据本发明专利技术的实施例，提供了一种电路。该电路包括：第一组晶体管，被配置成接收提供给电路的一个或多个输入信号；以及第二组晶体管，彼此电耦合，其中第二组晶体管被配置成提供电路的一个或多个输出信号，其中第一组晶体管和第二组晶体管彼此电耦合，并且其中对于第一组晶体管和第二组晶体管中的每个晶体管，晶体管被配置成驱动与该晶体管相关联的负载并且其宽长比的尺寸大于为驱动负载而优化的晶体管的宽长比。

【技术实现步骤摘要】
【国外来华专利技术】用于设定电路晶体管的宽长比的方法、电路及电路布置相关申请的交叉引用本申请要求2018年1月22日提交的新加坡专利申请No.10201800549R的优先权的权益，出于所有目的，其全部内容以引用方式并入本文中。
各个实施例涉及电路、用于设定电路晶体管的宽长比的方法及电路布置。
技术介绍
在太空和卫星(S&S)应用中，集成电路(IC)的稳健性是最重要的设计考虑因素之一。这是因为在用于S&S应用的电子系统中具体实施的IC受到各种可能的辐射效应，这可能会危害IC的功能，最坏的情况是会对IC造成永久性且无法修复的损坏。类似地，对于诸如汽车(例如，第5级自动驾驶汽车)之类的高可靠性(高可靠性)应用，同样的稳健性考虑因素也适用，这是因为包装材料中可能包含阿尔法粒子(从残余放射性元素发射)，可能导致不期望的故障并损坏IC。可能的辐射效应包括单粒子效应(SEE)，其中当通电的粒子撞击IC时会引起错误。SEE中的一个是单粒子瞬态(SET)，其中在晶体管节点上发生的单粒子(例如，激发的粒子)产生电荷，所述电荷在晶体管节点上创建瞬态脉冲。瞬态脉冲可能对IC有害。例如，在数字电路中，瞬态脉冲可通过在顺序逻辑中翻转逻辑状态而导致单粒子翻转(SEU)，从而导致错误。当使用先进的纳米级制造工艺(例如，特征尺寸＜90nm)和/或在严重的辐射环境下，IC中SEE的发生率预期是高的。因此，迫切期望减轻SET(从而减轻SEU)，以增强用于S&S和高可靠性应用的IC的整体稳健性。为了减轻SEE，可以通过专用IC制造工艺、设计技术或其组合来实现对IC进行辐射硬化。在S&S应用中使用的专用IC制造工艺在某种意义上来说是奇特的，因为这些工艺不易获得，而且其成本通常很高。另一方面，用于辐射硬化的设计技术(也称为“辐射硬化设计”(RHBD))越来越流行，因为可以将RHBD技术整合到当前最先进的商业可获得的制造工艺中。存在已知的顺序逻辑，包括一些已知的RHBD实践。图1A和图1B描绘了两个已知的三态反相器，其广泛用作包括锁存器和触发器的顺序逻辑的构建块。图1A示出了传输门(TG)三态反相器170a，而图1B示出了C2MOS(时钟CMOS)三态反相器170b。有四个晶体管，两个PMOS(p型金属氧化物半导体)晶体管T1、T2和两个NMOS(n型金属氧化物半导体)晶体管T3、T4的形式，以如图1A和图1B所示所示的方式连接。还示出了输入信号“A”、输出信号“Q”和信号“EN”。对于传输门(TG)三态反相器170a，非门171a的输入连接到NMOS晶体管T4的栅极端子并接收信号EN，并且其输出连接到PMOS晶体管的栅极端子T2。对于C2MOS三态反相器170b，非门171b的输入连接到NMOS晶体管T3的栅极端子并接收信号EN，并且其输出连接到PMOS晶体管T2的栅极端子。当EN为‘1’时，当EN为‘0’时，Q处于高阻态。三态反相器170a、170b可以容易地配置用于锁存器和触发器。作为非限制性示例，图2A和图2B示出了分别具有三态反相器170a(图1A)、170b(图1B)的TGD触发器(传输门延迟触发器)270a和C2MOSD触发器(时钟CMOS延迟触发器)270b。已知的TG和C2MOSD触发器(诸如触发器270a、270b)容易受到辐射环境下的SEE的影响，除非其中的晶体管有意地大幅增大尺寸，例如是默认尺寸的5-100倍大(在地球条件下)。然而，通常不采用晶体管大型化实践，因为其中的晶体管会非常大，会花费太多的面积和功率开销，因此是不切实际的。这将在下面进一步讨论。因此，其它RHBD实践，包括脉冲滤波技术、反馈技术、双重冗余和三重模块冗余(TMR)，替代地应用于顺序逻辑。这些其它RHBD实践有助于减轻SET/SEU，并且相关的成本(就速度、功耗和面积开销而言)仅比独立的晶体管大型RHBD实践稍微更有效。一些已知的RHBD触发器设计包括DICE(双互锁单元)触发器、时间DICE触发器、双路径触发器、TMR(三重模块冗余)触发器、SET滤波器触发器等。这些RHBD触发器设计的缺点是它们大的晶体管数量，使它们缺乏竞争力。图2C示出了现有技术的三态缓冲器(不具有输出堆叠晶体管)270c的示意图，该三态缓冲器最初是用于大电容负载的输出焊盘。可以看出，很明显，输出Q由一个PMOS晶体管T1充电(至电源电压)，并由一个NMOS晶体管T2放电(至接地)；没有堆叠晶体管来驱动输出Q(至电源电压或接地)。由于晶体管T1和T2的尺寸通常较大，以缓冲较大电容负载，因此当EN＝‘1’时，输出Q本质上对SEE的敏感性较低。当EN＝‘0’时，输出Q处于高阻抗状态，因此将对SEE敏感。然而，更关键地，该三态缓冲器270c容易受到攻击，因为内部节点N1和N2容易被SEE破坏。独立晶体管的增大尺寸实践无效的主要原因是因为堆叠(串联)晶体管路径使它们的晶体管尺寸非常大。作为非限制性示例，图3A示出了地球上的反相器370a的标准尺寸，假定其中PMOS晶体管372a和NMOS晶体管374a的尺寸分别为2倍和1倍的标准(基于地球的)反相器。在地球条件下，必须针对高速、低功耗、小面积或这些参数的组合专门优化晶体管的尺寸。例如，反相器370a的输出Q驱动负载(即，总电容性负载，包括由反相器370a的NMOS晶体管374a和PMOS晶体管372a的漏极贡献的内部电容，以及由其它连接电路的栅极或漏极或通过电线贡献的外部电容，如果有)。如果负载较小，则反相器370a的PMOS晶体管372a可以将Q快速充电至电源电压，或者反相器370b的NMOS晶体管374a可以使Q快速放电至接地。在这种情况下，PMOS晶体管372a和NMOS晶体管374a可以具有最小的尺寸，使得反相器370a可以具有尽可能小的面积，并且具有尽可能低的功耗。相反，如果负载较大，则为了维持速度要求，可以将PMOS晶体管372a和NMOS晶体管374a的尺寸最佳化，使得反相器370a可以在可接受的小面积或低功耗要求的情况下满足速度要求。对于S&S条件，可能需要将晶体管的尺寸增加到超过标准优化尺寸，例如，5倍大，例如，对于PMOS晶体管372b增大到10倍，对于NMOS晶体管374b增大到5倍，如图3B中所示，其示出了用于RHBD反相器370b的RHBD增大尺寸。大的晶体管尺寸有助于减轻由于晶体管的电离而导致的SEE。例如，参考图3B，首先考虑A＝1和Q＝0，其中PMOS晶体管372b断开并且NMOS晶体管374b导通。当通电的粒子撞击PMOS晶体管372b时，通电的粒子将使漏极扩散区电离，导致正电荷在输出Q处产生正脉冲。然而，如果NMOS晶体管374b具有大的宽长比以具有大电流可驱动性，则它可以快速吸收正电荷，因此不太可能产生正脉冲。类似地，现在考虑A＝0和Q＝1，其中PMOS晶体管372b导通，而NMOS晶体管374b断开。当通电的粒子撞击NMOS晶体管374b时，通电的粒子将使漏极扩散区电离，从而导致负电荷在输出Q处产生负脉冲。然而，如果PMOS晶体管372b具有大的宽长比以具有本文档来自技高网...

【技术保护点】
1.一种电路，包括：/n第一组晶体管，被配置成接收提供给所述电路的一个或多个输入信号；以及/n第二组晶体管，彼此电耦合，其中所述第二组晶体管被配置成提供所述电路的一个或多个输出信号，/n其中所述第一组晶体管和所述第二组晶体管彼此电耦合，并且/n其中对于所述第一组晶体管和所述第二组晶体管中的每个晶体管，所述晶体管被配置成驱动与所述晶体管相关联的负载，并且其宽长比的尺寸大于为驱动所述负载而优化的晶体管的宽长比。/n

【技术特征摘要】
【国外来华专利技术】20180122 SG 10201800549R1.一种电路，包括：
第一组晶体管，被配置成接收提供给所述电路的一个或多个输入信号；以及
第二组晶体管，彼此电耦合，其中所述第二组晶体管被配置成提供所述电路的一个或多个输出信号，
其中所述第一组晶体管和所述第二组晶体管彼此电耦合，并且
其中对于所述第一组晶体管和所述第二组晶体管中的每个晶体管，所述晶体管被配置成驱动与所述晶体管相关联的负载，并且其宽长比的尺寸大于为驱动所述负载而优化的晶体管的宽长比。


2.根据权利要求1所述的电路，其中所述宽长比为至少2.5。


3.根据权利要求1或2所述的电路，其中对于所述第一组晶体管和所述第二组晶体管中的每个晶体管，所述宽长比被设计为增加所述电路的线性能量传递阈值。


4.根据权利要求3所述的电路，其中所述电路的所述线性能量传递阈值至少为1MeV·cm2/mg。


5.根据权利要求1至4中任一项所述的电路，其中所述第二组晶体管中的每个晶体管是非堆叠晶体管。


6.根据权利要求1至5中任一项所述的电路，其中所述第一组晶体管或所述第二组晶体管中的至少一个包括：
第一导电类型的第一晶体管；以及
第二导电类型的第二晶体管。


7.根据权利要求1至6中任一项所述的电路，其中所述第一组晶体管包括至少一对堆叠晶体管。


8.根据权利要求1至7中任一项所述的电路，
其中所述第一组晶体管中的晶体管的漏极端子连接到所述第二组晶体管中的晶体管的栅极端子，所述晶体管为第一导电类型，并且
其中所述第一组晶体管中的另一个晶体管的漏极端子连接到所述第二组晶体管中的另一个晶体管的栅极端子，所述另一个晶体管为第二导电类型并且与所述第一导电类型相反。


9.根据权利要求1至8中任一项所述的电路，还包括：
控制子电路，电耦合到所述第一组晶体管和所述第二组晶体管，所述控制子电路被配置成接收提供给所述电路的一个或多个控制信号；
其中所述控制子电路包括一个或多个晶体管，所述一个或多个晶体管被配置成响应于接收到的所述一个或多个控制信号，控制从所述第一组晶体管到所述第二组晶体管的电信号流。


10.一种由于在电路的不同节点处的电离而设定电路的晶体管的宽长比尺寸以增加所述电路的线性能量传递阈值的方法，所述方法包括：
布置所述电路的第一组晶体管以接收提供给所述电路的一个或多个输入信号，所述第一组晶体管包括：
第一晶体管，其宽长比增大以对其输出节点充电以吸收所述输出节点处的所述电离；以及
第二晶体管，其宽长比增大以使其输出节点放电以吸收所述输出节点处的所述电离；
布置所述电路的第二组晶体管以输出所述电路的一个或多个输出信号，所述第二组晶体管包括：
第三晶体管，其宽长比增大以对其输出节点充电以吸收所述输出节点处的所述电离；以及
第四晶体管，其宽...

【专利技术属性】
技术研发人员：张健学，张坤翔，奈觉专·伦，西瓦拉玛克里希南·哈里哈拉克里希南，
申请(专利权)人：南洋理工大学，
类型：发明
国别省市：新加坡;SG