基于多数表决的比较器失调校准装置和校准方法制造方法及图纸

本发明专利技术公开了一种基于多数表决的比较器失调校准装置，包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块；利用二输入异或门来检测两个输入信号是否相同，并据此作为多数表决电路的时钟信号；通过表决得到的结果产生控制信号，控制移位计数器的输出码左移或者右移；移位计数器的输出码控制电阻串模数转换电路，以此分别将VCALP和VCALN分别减少和增加一个步长。本发明专利技术能够通过采用5选3多数表决电路可以有效减少失调校准时由于噪声引起的校准误差，从而大大提高校准的准确性。

【技术实现步骤摘要】
基于多数表决的比较器失调校准装置和校准方法
本专利技术涉及逐次逼近型模数转换器
，具体而言涉及一种基于多数表决的比较器失调校准装置和校准方法。
技术介绍
逐次逼近型模数转换器（SARADC）是目前应用极为广泛的一种模数转换器，它具有低功耗结构简单的优点，在工艺尺寸不断缩小的情况下展现出越来越明显地优势，适用于各种移动设备和低功耗需求的通信设备。对于某些需要使用多个比较器工作来对输入信号进行量化的SARADC，不同的比较器之间的失调是引起输出结果出现非线性误差的决定因素之一，因此针对比较器失调的校准是必须的。通过引入与比较器输入管、尾电流管相并联的校准管以提供额外的电流支路进行失调补偿是一种较为流行的校准方法。开始校准前，比较器的输入校准对管短接到共模电平；在校准时，根据每一次的量化结果判断失调是否存在，并依此控制校准对管的栅极电压进行电压补偿。基于引入校准管进行失调补偿是一种常见的失调电压校准方法，具有容易实现且硬件开销小的优点。但是由于实际电路中，除了比较器间的失调失配之外还存在噪声的影响，我们无法判断比较器的量化结果误差具体有本文档来自技高网...

【技术保护点】
1.一种基于多数表决的比较器失调校准装置，其特征在于，所述比较器失调校准装置包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块；/n所述多数表决电路包括依次连接的5选3多数表决电路、寄存器和由一串反相器构成的延时路径；所述移位计数电路包括相互连接的低电平复位D触发器和移位计数器；/n所述信号检测模块的输出端连接至5选3多数表决电路的时钟端，信号检测模块用于判断两个输入信号DATA和DATA_REF是否相同，产生的判决结果作为多数表决电路的时钟信号clk，输入信号DATA_REF同时作为低电平复位D触发器的输入信号；所述时钟分频模块用于产生占空比为1/6的时钟信号...

【技术特征摘要】
1.一种基于多数表决的比较器失调校准装置，其特征在于，所述比较器失调校准装置包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块；
所述多数表决电路包括依次连接的5选3多数表决电路、寄存器和由一串反相器构成的延时路径；所述移位计数电路包括相互连接的低电平复位D触发器和移位计数器；
所述信号检测模块的输出端连接至5选3多数表决电路的时钟端，信号检测模块用于判断两个输入信号DATA和DATA_REF是否相同，产生的判决结果作为多数表决电路的时钟信号clk，输入信号DATA_REF同时作为低电平复位D触发器的输入信号；所述时钟分频模块用于产生占空比为1/6的时钟信号clk_en，作为多数表决电路选用表决次数的依据，连接至5选3多数表决电路的复位端；
所述5选3多数表决电路在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次及以上高电平时将5选3多数表决电路的输入端高电平传递到寄存器输入端，寄存器输出clk_cal信号，作为低电平复位D触发器的时钟信号；同时clk_cal信号经一组反相器延迟后得到clk_dsr信号，作为移位计数器的时钟信号，控制移位计数器的输出码左移或者右移；
所述移位计数器的输出码控制电阻串模数转换模块，以此将两个输出端电压分别减少和增加一个步长。


2.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述5选3多数表决电路包括三个D触发器，分别被定义成第一触发器、第二触发器和第三触发器，第一触发器的输出与第二触发器的输入相连，第二触发器的输出与第三触发器的输入相连，第三触发器的输出与寄存器的输入相连，第一触发器的输入接高电平，三个触发器的时钟信号与使能信号分别接相同输入；
在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次及以上高电平时将第一触发器的输入端高电平传递到寄存器输入端。


3.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述信号检测模块包括依次连接的二输入异或门和一组反相器；
所述两个输入信号DATA和DATA_REF作为二输入异或门的输入信号，由二输入异或门对两者进行判断，当输入信号DATA和DATA_REF相同时，二输入异或门的输出信号为低电平，当输入信号DATA和DATA_REF不相同时，二输入异或门的输出信号为高电平；
所述二输入异或门的输出信号经一组反相器延迟后得到5选3多数表决电路的时钟信号clk信号。


4.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述时钟分频模块包括三个D触发器、一个三输入或门和一个反相器；
所述三个D触发器依次首位相连，用于对输入的全局时钟信号CLK进行6分频，分别得到三个输出信号Q1、Q2和Q3；
所述三个输出信号Q1、Q2和Q3作为三输入或门的输入信号，经三输入或门处理后输出占空比5/6的时钟信号；所述三输入或门的输出端与反相器的输入端相连，三输入或门的输出信号经反相器反相后输出占空比1/6的clk_en信号，作为多数表决电路的复位信号。


5.根据权利要求4所述的基于多数表决的比较器失调校准装置，其特征在于，所述时钟分频模块所包含的三个D触发器分别为定义...

【专利技术属性】
技术研发人员：陈超，孙杰，王成华，刘伟强，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：江苏;32