碳化硅半导体器件制造技术

碳化硅半导体器件具有碳化硅衬底、栅极焊盘和漏电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。栅极焊盘面对第一主表面。漏电极与第二主表面接触。碳化硅衬底包括：构成第二主表面并且具有第一导电类型的第一杂质区；设置在第一杂质区上并且具有不同于第一导电类型的第二导电类型的第二杂质区；设置在第二杂质区上并且具有第一导电类型的第三杂质区；以及设置在第三杂质区上、构成第一主表面并且具有第二导电类型的第四杂质区。第一杂质区、第二杂质区、第三杂质区和第四杂质区中的每一个位于栅极焊盘和漏电极之间。

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体器件
本公开涉及一种碳化硅半导体器件。本申请要求2018年1月22日提交的日本专利申请No.2018-008374的优先权，其全部内容通过引用合并于此。
技术介绍
日本专利特开No.2017-11031(PTL1)公开了一种沟槽型金属氧化物半导体场效应晶体管(MOSFET)，其具有设置在碳化硅衬底的主表面中的栅极沟槽。引用列表专利文献PTL1：日本专利特开No.2017-11031
技术实现思路
技术问题根据本公开的碳化硅半导体器件包括碳化硅衬底、栅极焊盘和漏电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。栅极焊盘面对第一主表面。漏电极与第二主表面接触。碳化硅衬底包括：构成第二主表面并且具有第一导电类型的第一杂质区；设置在第一杂质区上并且具有与第一导电类型不同的第二导电类型的第二杂质区；设置在第二杂质区上并且具有第一导电类型的第三杂质区；以及设置在第三杂质区上、构成第一主表面并且具有第二导电类型的第四杂质区。第一杂质区、第二杂质区、第三杂质区和第四杂质区中的每一个位于本文档来自技高网...

【技术保护点】
1.一种碳化硅半导体器件，包括：/n碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面；/n栅极焊盘，所述栅极焊盘面对所述第一主表面；以及/n漏电极，所述漏电极与所述第二主表面接触，/n所述碳化硅衬底包括：/n第一杂质区，所述第一杂质区构成所述第二主表面并且具有第一导电类型，/n第二杂质区，所述第二杂质区设置在所述第一杂质区上并且具有与所述第一导电类型不同的第二导电类型，/n第三杂质区，所述第三杂质区设置在所述第二杂质区上并且具有所述第一导电类型，以及/n第四杂质区，所述第四杂质区设置在所述第三杂质区上、构成所述第一主表面并且具有所述第二导电类型，/n所述第一杂质区、所...

【技术特征摘要】
【国外来华专利技术】20180122 JP 2018-0083741.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面；
栅极焊盘，所述栅极焊盘面对所述第一主表面；以及
漏电极，所述漏电极与所述第二主表面接触，
所述碳化硅衬底包括：
第一杂质区，所述第一杂质区构成所述第二主表面并且具有第一导电类型，
第二杂质区，所述第二杂质区设置在所述第一杂质区上并且具有与所述第一导电类型不同的第二导电类型，
第三杂质区，所述第三杂质区设置在所述第二杂质区上并且具有所述第一导电类型，以及
第四杂质区，所述第四杂质区设置在所述第三杂质区上、构成所述第一主表面并且具有所述第二导电类型，
所述第一杂质区、所述第二杂质区、所述第三杂质区和所述第四杂质区中的每一个位于所述栅极焊盘和所述漏电极之间。


2.根据权利要求1所述的碳化硅半导体器件，进一步包括位于所述第一主表面上的源电极，其中，
所述第二杂质区与所述源电极电连接。


3.根据权利要求1或2所述的碳化硅半导体器件，其中，所述第二杂质区具有大于或等于1×1017cm-3且小于或等于1×1020cm-3的杂质浓度。


4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，所述第二杂质区具有大于或等于100nm且小于或等于2μm的厚度。


5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，其中，所述第四杂质区具有大于或等于1×1016cm-3且小于或等于1×1020cm-3的杂质浓度。


6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中，所述第四杂质区具有大于或等于100nm且小于或等于2μm的厚度。


7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中，当从垂直于所述第一主表面的方向观察时，所述第二杂质区的面积大于或等于所述栅极焊盘的面...

【专利技术属性】
技术研发人员：内田光亮，日吉透，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP