图案化方法技术

本发明专利技术公开一种图案化方法，其中该图案化方法包括下列步骤。在材料层上形成掩模层。以第一光刻制作工艺于掩模层中形成第一开孔。在第一开孔中形成第一掩模图案。以第二光刻制作工艺于掩模层中形成第二开孔。在第二开孔的内壁上形成第一间隙壁。在形成第一间隙壁之后，在第二开孔中形成第二掩模图案。第一间隙壁于第二开孔中围绕第二掩模图案。移除掩模层以及第一间隙壁。以蚀刻制作工艺将第一掩模图案以及第二掩模图案的图形转移至材料层。

【技术实现步骤摘要】
图案化方法本申请是申请号为201810243170.0、申请日为2018年3月23日、专利技术名称为“图案化方法以及图案化结构”的专利技术专利申请的分案申请。
本专利技术涉及一种图案化方法以及图案化结构，尤其是涉及一种具有多个光刻制作工艺的图案化方法以及以图案化方法所形成的图案化结构。
技术介绍
集成电路(integratedcircuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重曝光光刻技术来制作更微型化的半导体元件结构。然而，同一层别但位于不同区域的图案化结构可能具有不同的形状、大小或/及密度，而需各自进行不同的光刻制作工艺或/及更复杂的制作方法，进而造成制作工艺复杂化以及成本增加等问题。
技术实现思路
本专利技术提供了一种图案化方法以及图案化结构，利用将欲形成的图案化结构的图形分割成多个布局组合，并利用多个光刻制作工艺形成所需的掩模图案，由此克服当图形间距小于曝光制作工艺分辨率时无法制作图案化结构的问题。本专利技术的一实施例提供一种图案化结构，包括多个第一子图案、多个第二子图案以及多个第三子图案。多个第一子图案沿一第一方向以及一第二方向排列，且多个第一子图案以一第一节距沿第一方向排列。多个第二子图案沿第一方向以及第二方向排列，且多个第二子图案以一第二节距沿第一方向排列。多个第三子图案沿第一方向以及第二方向排列，且多个第三子图案以一第三节距沿第一方向排列。第一节距、第二节距以及第三节距彼此相等。多个第二子图案中的一个以及多个第三子图案中的一个设置于在第一方向上相邻的两个第一子图案之间。多个第一子图案中的一个与多个第二子图案中的一个之间于第一方向上具有一第一最短距离，多个第二子图案中的一个与多个第三子图案中的一个之间于第一方向上具有一第二最短距离，多个第一子图案中的一个与多个第三子图案中的一个之间于第一方向上具有一第三最短距离，且第一最短距离、第二最短距离以及第三最短距离中的至少两者彼此不同。本专利技术的一实施例提供一种图案化方法，包括下列步骤。首先，在一材料层上形成一掩模层。以一第一光刻制作工艺于掩模层中形成一第一开孔。在第一开孔中形成一第一掩模图案。以一第二光刻制作工艺于掩模层中形成一第二开孔。在第二开孔的内壁上形成一第一间隙壁。在形成第一间隙壁之后，在第二开孔中形成一第二掩模图案，且第一间隙壁于第二开孔中围绕第二掩模图案。移除掩模层以及第一间隙壁。以一蚀刻制作工艺将第一掩模图案以及第二掩模图案的图形转移至材料层。附图说明图1为本专利技术第一实施例的图案化结构的示意图；图2为本专利技术第一实施例的图案化结构于制作工艺时发生对位偏移的示意图；图3至图24为本专利技术第一实施例的图案化方法的示意图，其中图3为流程示意图；图4为第一区与第二区的剖视示意图；图5为图4中的第一区的上视示意图；图6为图4中的第二区的上视示意图；图7为图4之后的状况示意图；图8为图7之后的状况示意图；图9为图8之后的状况示意图；图10为图9中的第一区的上视示意图；图11为图9中的第二区的上视示意图；图12为图9之后的状况示意图；图13为图12之后的状况示意图；图14为图13之后的状况示意图；图15为图14中的第一区的上视示意图；图16为图14中的第二区的上视示意图；图17为图14之后的状况示意图；图18为图17之后的状况示意图；图19为图17中的第一区的上视示意图；图20为图17中的第二区的上视示意图；图21为图18之后的状况示意图；图22为图21中的第一区的上视示意图；图23为图21之后的状况示意图；图24为图23之后的状况示意图；图25为本专利技术第一实施例的图案化方法应用于形成半导体存储装置的示意图；图26为本专利技术第一实施例的图案化方法发生对位偏移的示意图；图27为本专利技术第二实施例的图案化方法的流程示意图。主要元件符号说明10介电层11半导体基底12浅沟槽隔离13源极/漏极区14存储节点接触20材料层20A存储节点垫20B连接结构31第一掩模层32第二掩模层33第三掩模层34掩模层41A第一有机介电层41B第二有机介电层41C第三有机介电层42A第一抗反射层42B第二抗反射层42C第三抗反射层43A第一图案化光致抗蚀剂层43B第二图案化光致抗蚀剂层43C第三图案化光致抗蚀剂层51间隙壁层91第一光刻制作工艺92第二光刻制作工艺93第三光刻制作工艺94蚀刻制作工艺100半导体存储装置BL位线结构D1第一方向D2第二方向D3第三方向DS1第一最短距离DS2第二最短距离DS3第三最短距离DS4第四最短距离DS5第五最短距离DS6第六最短距离GS栅极结构H11第一开孔H12第三开孔H21第二开孔H22第四开孔H31第五开孔M11第一掩模图案M12第三掩模图案M21第二掩模图案M22第四掩模图案M31第五掩模图案OP1第一开口OP2第二开口OP3第三开口OP4第四开口OP5第五开口P11第一子图案P12第二子图案P13第三子图案P21第四子图案P22第五子图案PC1第一节距PC2第二节距PC3第三节距PS1第一图案化结构PS2第二图案化结构R1第一区R2第二区S11-S13步骤SP1第一间隙壁SP2第二间隙壁SP3第三间隙壁W12第一宽度W22第二宽度具体实施方式请参阅图1与图2。图1所绘示为本专利技术第一实施例的图案化结构的示意图，而图2所绘示为本实施例的图案化结构于制作工艺时发生对位偏移的示意图。如图1与图2所示，本实施例提供一第一图案化结构PS1，第一图案化结构PS1包括多个第一子图案P11、多个第二子图案P12以及多个第三子图案P13。多个第一子本文档来自技高网...

【技术保护点】
1.一种图案化方法，其特征在于，包括：/n在一材料层上形成一掩模层；/n以一第一光刻制作工艺于该掩模层中形成一第一开孔；/n在该第一开孔中形成一第一掩模图案；/n以一第二光刻制作工艺于该掩模层中形成一第二开孔；/n在该第二开孔的内壁上形成一第一间隙壁；/n在形成该第一间隙壁之后，在该第二开孔中形成一第二掩模图案，其中该第一间隙壁于该第二开孔中围绕该第二掩模图案；/n移除该掩模层以及该第一间隙壁；以及/n以一蚀刻制作工艺将该第一掩模图案以及该第二掩模图案的图形转移至该材料层。/n

【技术特征摘要】
1.一种图案化方法，其特征在于，包括：
在一材料层上形成一掩模层；
以一第一光刻制作工艺于该掩模层中形成一第一开孔；
在该第一开孔中形成一第一掩模图案；
以一第二光刻制作工艺于该掩模层中形成一第二开孔；
在该第二开孔的内壁上形成一第一间隙壁；
在形成该第一间隙壁之后，在该第二开孔中形成一第二掩模图案，其中该第一间隙壁于该第二开孔中围绕该第二掩模图案；
移除该掩模层以及该第一间隙壁；以及
以一蚀刻制作工艺将该第一掩模图案以及该第二掩模图案的图形转移至该材料层。


2.如权利要求1所述的图案化方法，其中该第二开孔大于该第一开孔。


3.如权利要求1所述的图案化方法，其中该材料层上定义有第一区以及第二区，且该第一开孔以及该第二开孔形成于该第一区上。


4.如权利要求3所述的图案化方法，还包括：
以该第一光刻制作工艺于该掩模层中形成一第三开孔，其中该第三开孔形成于该第二区上，且该第三开孔的形状不同于该第一开孔的形状；
在该第三开孔中形成一第三掩模图案；
以该第二光刻制作工艺于该掩模层中形成一第四开孔，其中该第四开孔形成于该第二区上，且该第四开孔的形状不同于该第二开孔的形状；
在该第四开孔的内壁上形成一第二间隙壁；
在形成该第二间隙壁之后，在该第四开孔中形成一第四掩模图案，其中该第二间隙壁于该第四开孔中围绕该第四掩模图案；
移除该第二间隙壁；以及
以该蚀刻制作工艺将该第三掩模图案以及该第四掩模图案的图形转移至该材料层。


5.如权利要求4所述的图案化方法，其中该第四开孔的宽度大于该第三开孔的宽度。

【专利技术属性】
技术研发人员：张峰溢，李甫哲，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾;71