一种层次化数字电路可靠性验证方法技术

本发明专利技术涉及电路可靠性验证领域，提供一种层次化数字电路可靠性验证方法，包括：在BSIM 3v3模型中，由mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移△V

【技术实现步骤摘要】
一种层次化数字电路可靠性验证方法
本专利技术涉及电路可靠性验证领域，尤其涉及一种层次化数字电路可靠性验证方法。
技术介绍
集成电路的发展一方面是朝着更大规模的集成度发展，不断地提高集成电路和系统的性能价格比，这使得器件和电路的性能得到提高，单位电路的生产成本下降，提高系统性能价格比最有效地途径就是不断缩小特征尺寸，提高集成度。另一方面，集成电路的可靠性随着航空、航天技术的应用以及军用、民用等复杂电子装备向微型化、高集成化、多功能化方向迅猛的发展，在某些领域人们对超大规模集成电路(VeryLargeScaleIntegrationVLSI)的质量和可靠性提出了更加苛刻的要求，电路可靠性的重要性有时甚至超过了其性能和功能，从而高性能和高可靠性是其发展的两个制高点。深亚微米下的CMOS电路可靠性是由晶体管的微观失效机制决定的，对电路可靠性的评估需在微观失效机制建模的基础上进行。影响芯片长期工作可靠性的微观失效因素主要包含热载流子注入效应(HCI)、负偏压温度不稳定效应(NBTI)、栅氧化层经时击穿(TDDB)等因素。HCI、NBTI和TDDB的影响因子主要是陷阱电荷和界面态电荷的累积，使得栅氧化层的性能变差，引起阈值电压的漂移，从而导致器件性能的退化。目前，以可靠性为中心的验证主要集中在热载流子注入效应(HCI)和负偏压温度不稳定效应(NBTI)器件级可靠性验证，故而以可靠性为中心的验证设计方法体系有待进一步完善。而且对于规模庞大的数字电路，由于晶体管数目较多，若直接进行晶体管级退化特性仿真，将导致计算量剧增，现实较困难。因此，紧密结合数字电路特点，开展多层级电路退化特性分析验证并设计相应的高效算法是可靠性验证设计工程应用急需解决的问题。
技术实现思路
本专利技术主要解决现有技术直接进行晶体管级退化特性仿真，将导致计算量剧增，现实较困难等技术问题，提出一种层次化数字电路可靠性验证方法，以达到节省大规模数字电路可靠性验证的时间，提高验证效率。本专利技术提供了一种层次化数字电路可靠性验证方法，包括以下过程：步骤100，在BSIM3v3模型中，利用HCI效应、NBTI效应和TDDB效应引起的mosfet晶体管阈值电压漂移的计算公式，得到mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移ΔVth的计算公式，进而形成能够评估mosfet晶体管性能变化情况的新BSIM3v3模型；其中mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移ΔVth的计算公式如下：考虑到HCI、NBTI和TDDB效应作用的mosfet晶体管退化的阈值电压V′th的计算公式为：V′th＝Vth-ΔVth其中，Vth为BSIM3v3模型中的阈值电压，将V′th的计算公式带入BSIM3v3模型中，即在BSIM3v3模型计算mosfet晶体管的阈值电压Vth之后，使用退化的阈值电压V′th来替换Vth，形成新BSIM3v3模型；步骤200，利用SPICE仿真器调用新BSIM3v3模型对只含有一个mosfet晶体管的电路进行仿真，从而产生退化的mosfet晶体管模型文件；步骤300，利用退化的mosfet晶体管模型文件特征提取出退化的数字单元库；其中，特征提取的输入有：退化的mosfet晶体管模型文件、寄生参数网表、模板文件和种子单元库；步骤400，基于退化的数字单元库对数字电路进行分析，实现对大规模数字电路性能退化的预测。优选的，HCI效应引起的mosfet晶体管阈值电压漂移的计算公式如下：其中，Vth为晶体管的阈值电压，Vgs是晶体管栅源间的电压，q是电子的电荷量；Cox是单位面积栅电容；K和n是系数；Eox是栅压作用下的垂直电场；Em是漏极电压作用下的最大横向电场；E0是零偏压下的电场；λ是热电子的平均自由路径；为热电子产生一次碰撞电离所需要的最小能量；t是时间。优选的，NBTI效应引起的mosfet晶体管阈值电压漂移的计算公式如下：其中，β为占空比；Tp为周期；Tox是栅氧化层的厚度；T为温度；δ，ξ1，ξ2，K，n，T0是系数。优选的，TDDB效应引起的mosfet晶体管阈值电压漂移的计算公式如下：其中，W为晶体管的宽；L为晶体管的长；F为假设试验条件下的累积失效百分位数相同条件下的累积失效百分位数；T为温度；a,b,c,d,ATDDB是系数。本专利技术提供的一种层次化数字电路可靠性验证方法，与现有技术相比具有以下优点：(1)本专利技术充分考虑了HCI、NBTI和TDDB效应对晶体管的影响，利用SPICE仿真器调用新的BSIM3v3模型进行仿真，从而得到退化的mosfet晶体管模型文件，进而实现对mosfet晶体管在经过一段时间性能退化的预测。(2)本专利技术采用层次化可靠性仿真策略，由晶体管级的可靠性验证抽想到标准单元或者功能块级的可靠性验证，大大节省了大规模数字电路可靠性验证时间，能够实现快速可靠性验证。实验结果表明该方法可以提供高效实用的可靠性设计结果，可满足目前大规模数字电路的可靠性验证设计的需求。附图说明图1为本专利技术实施例提供的层次化数字电路可靠性验证方法的实现流程图。具体实施方式为使本专利技术解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部内容。图1为本专利技术实施例提供的层次化数字电路可靠性验证方法的实现流程图。如图1所示，本专利技术实施例提供的层次化数字电路可靠性验证方法包括：步骤100，在BSIM3v3模型中，利用HCI效应、NBTI效应和TDDB效应引起的mosfet晶体管阈值电压漂移的计算，得到mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移ΔVth的计算公式，进而形成能够评估mosfet晶体管性能变化情况的新BSIM3v3模型。具体过程如下：BSIM模型是美国加利福尼亚州伯克利分校开发的，用于测试电路仿真，能提供标准电路的直流分析，瞬时分析，交流分析等数据，其中BSIM3v3模型在工业上运用最广泛的一种仿真模型。本步骤考虑到HCI效应、NBTI效应和TDDB效应对mosfet晶体管性能的影响，以mosfet晶体管的阈值电压漂移的计算为着手点，形成能够评估mosfet晶体管工作一段时间后性能变化情况的新BSIM3v3模型。深亚微米下的CMOS电路可靠性是由晶体管的微观失效机制决定的，对电路可靠性的评估需在微观失效机制建模的基础上进行。影响芯片长期工作可靠性的微观失效因素主要包含热载流子注入效应(HCI)、负偏压温度不稳定效应(NBTI)、栅氧化层经时击穿(TDDB)。HCI、NBTI和TDDB的影响因子主要是陷阱电荷和界面态电荷的本文档来自技高网...

【技术保护点】
1.一种层次化数字电路可靠性验证方法，其特征在于，包括以下过程：/n步骤100，在BSIM 3v3模型中，利用HCI效应、NBTI效应和TDDB效应引起的mosfet晶体管阈值电压漂移的计算公式，得到mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移△V

【技术特征摘要】
1.一种层次化数字电路可靠性验证方法，其特征在于，包括以下过程：
步骤100，在BSIM3v3模型中，利用HCI效应、NBTI效应和TDDB效应引起的mosfet晶体管阈值电压漂移的计算公式，得到mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移△Vth的计算公式，进而形成能够评估mosfet晶体管性能变化情况的新BSIM3v3模型；其中mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移△Vth的计算公式如下：



考虑到HCI、NBTI和TDDB效应作用的mosfet晶体管退化的阈值电压V′th的计算公式为：
V′th＝Vth-△Vth
其中，Vth为BSIM3v3模型中的阈值电压，将V′th的计算公式带入BSIM3v3模型中，即在BSIM3v3模型计算mosfet晶体管的阈值电压Vth之后，使用退化的阈值电压V′th来替换Vth，形成新BSIM3v3模型；
步骤200，利用SPICE仿真器调用新BSIM3v3模型对只含有一个mosfet晶体管的电路进行仿真，从而产生退化的mosfet晶体管模型文件；
步骤300，利用退化的mosfet晶体管模型文件特征提取出退化的数字单元库；其中，特征提取的输入有：退化的mosfet晶体管模型文件、寄生参数网表、模板文件和种子单元库；
步骤400，基于退化的数字单...

【专利技术属性】
技术研发人员：常玉春，刘岩，马艳华，娄珊珊，杨刚，宋辰昱，
申请(专利权)人：大连理工大学，
类型：发明
国别省市：辽宁;21