一种探测器及其制作方法技术

本发明专利技术涉及半导体工艺技术领域，尤其涉及一种探测器及其制作方法，包括：在SOI衬底上形成第一介质层；将所述第一介质层刻蚀至所述SOI表面，形成凹槽；在所述凹槽内形成探测层；在所述第一介质层和所述探测层上形成非晶硅层，由于在该探测层上形成非晶硅层，从而将该探测层进行了钝化，该非晶硅层可以阻止外界杂质向探测层上表面扩散，从而防止后续的沉积工艺过程中的离子损伤，为后续探测层表面注入时的缓冲层，降低注入对探测层的晶格损伤，从而降低该探测器的暗电流。

【技术实现步骤摘要】
一种探测器及其制作方法
本专利技术涉及半导体工艺
，尤其涉及一种探测器及其制作方法。
技术介绍
在信息产业、生物医学等科技领域越来越受关注的今天，新型光电子、光通信科技必将以更快的速度发展。硅基光电子集成采用成熟价廉的微电子加工工艺，将光学器件与多种功能的微电子电路集成，是实现光通信普及发展和光互连的有效途径。硅基光电探测器是硅基光通信系统的关键器件之一，随着近年来硅基锗材料外延技术的突破性进展，锗探测器因为兼顾了硅基光电子集成和对光通讯波段的高效探测，成为了当今研究的一大热点。在常规的锗探测器中，暗电流是硅基锗探测器的重要参数指标，影响锗探测器的灵敏度和噪声，外延界面质量，体外延质量以及外延锗表面质量都是影响暗电流的关键因素。因此，如何改善外探测器延界面质量从而降低暗电流是目前亟待解决的技术问题。
技术实现思路
鉴于上述问题，提出了本专利技术以便提供一种克服上述问题或者至少部分地解决上述问题的探测器及其制作方法。一方面，本专利技术实施例提供了一种探测器的制作方法，包括：在SOI衬底上形成第一介质层；将所述第一介质层刻蚀至所述SOI表面，形成凹槽；在所述凹槽内形成探测层；在所述第一介质层和所述探测层上形成非晶硅层。进一步地，所述将所述第一介质层刻蚀至所述SOI表面，形成凹槽，具体包括：采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一预设深度的第一凹槽，所述第一预设深度小于所述第一介质层的厚度；采用湿法刻蚀工艺对所述第一凹槽底部进行刻蚀，形成第二预设深度的第二凹槽，所述第一预设深度与所述第二预设深度之和等于所述第一介质层厚度，所述第一凹槽与所述第二凹槽合为所述凹槽。进一步地，所述在所述凹槽内形成探测层，具体包括：在所述凹槽内形成厚度大于所述第一介质层的探测层；对所述探测层进行平坦化处理，使所述探测层的上表面与所述第一介质层平齐。进一步地，所述在SOI上形成第一介质层之前，还包括：形成所述SOI衬底，所述SOI衬底包括由下至上的硅衬底、埋氧层、顶硅层；对所述顶硅层进行掺杂处理，以在所述顶硅层上形成本征区域、位于所述本征区域一侧的N型轻掺杂区、位于所述本征区域另一侧的P型轻掺杂区域、位于所述N型轻掺杂区域远离本征区域一侧的N型重掺杂区域以及位于所述P型轻掺杂区域远离所述本征区域一侧的P型重掺杂区域，所述探测层位于所述本征区域的正上方。进一步地，还包括：在所述非晶硅层上形成第二介质层。进一步地，还包括：从所述第二介质层上开设到达所述SOI衬底表面的第一通孔和第二通孔，且所述第一通孔与所述N型重掺杂区域相抵接，所述第二通孔与所述P型重掺杂区域相抵接；向所述第一通孔与所述第二通孔中均填充导电材料，分别形成第一导电插塞和第二导电插塞；在所述第一导电插塞和所述第二导电插塞的上表面分别沉积金属薄膜，形成第一接触电极和第二接触电极。进一步地，在所述第一介质层和所述探测层上形成非晶硅层具体包括：采用低压力化学气相沉积工艺在所述第一介质层和所述探测层上形成非晶硅层。进一步地，所述非晶硅层的厚度为10nm～100nm。进一步地，所述第一介质层和所述第二介质层均为二氧化硅层。进一步地，所述探测层具体为锗层或者锗硅层。另一方面，本专利技术实施例还提供了一种探测器，包括：SOI衬底；所述SOI衬底表面中部的探测层以及所述中部之外的第一介质层；位于所述探测层和所述第一介质层上的非晶硅层。本专利技术实施例中的一个或多个技术方案，至少具有如下技术效果或优点：本专利技术提供了一种探测器的制作方法，包括：在SOI衬底上形成第一介质层，将第一介质层刻蚀至SOI表面，形成凹槽；在凹槽内形成探测层；在第一介质层和探测层上形成非晶硅层，由于在该探测层上形成非晶硅层，从而将该探测层进行了钝化，该非晶硅层可以阻止外界杂质向探测层上表面扩散，从而防止后续的沉积工艺过程中的离子损伤，为后续探测层表面注入时的缓冲层，降低注入对探测层的晶格损伤，从而降低该探测器的暗电流。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：图1示出了本专利技术实施例一中探测器的制作方法的步骤流程示意图；图2～图13示出了本专利技术实施例一中探测器的制作过程的示意图；图14示出了本专利技术实施例一中探测器的结构示意图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。实施例一本专利技术实施例提供了一种探测器的制作方法，如图1所示，包括：S101，在该SOI衬底上形成第一介质层；S102，将该第一介质层刻蚀至SOI表面，形成凹槽；S103，在凹槽内形成探测层；S104，在该第一介质层和该探测层上形成非晶硅层。如图2所示，首先，在该SOI衬底上形成第一介质层之前，还包括：形成该SOI(绝缘体上硅)衬底，该SOI衬底包括由下至上的硅衬底201、埋氧层202、顶硅层203。具体地，形成SOI衬底有多种方式。在一种可选的实施方式中，采用注氧隔离技术(SIMOX)形成该SOI衬底，具体是在第一衬底上注入氧离子，从而形成该埋氧层202，该埋氧层202将该第一衬底分割为上下两部分，位于埋氧层202下方的部分作为该硅衬底，将该埋氧层202上方的部分作为顶硅层203。在另一种可选的实施方式中，采用键合减薄技术(BE)形成该SOI衬底，具体是在第二衬底形成第一氧化层，在第三衬底上形成第二氧化层，将第一氧化层和第二氧化层连接，使得该第一氧化层和第二氧化层连接之后作为该埋氧层202，将该第二衬底作为硅衬底201，将该第三衬底进行减薄，形成该顶硅层203。其中，该埋氧层202的厚度为2μm～3μm。该顶硅层203的厚度为200nm～240nm。如图3所示，在形成该SOI衬底之后，还包括：对该顶硅层203进行掺杂处理，以在该顶硅层203上形成本征区域204、位于该本征区域204一侧的N型轻掺杂区域2041、位于该本征区域204另一侧的P型轻掺杂区域2042、位于该N型轻掺杂区域2041远离本征区域204一侧的N型重掺杂区域2043以及位于该P型轻掺杂区域2042远离该本征区域204一侧的P型重掺杂区域2044。接着，如图4所示，执行S101，在该SOI衬底上形成第一介质层205。在一种可选的实施方式中，采用物理气相沉积工艺或者化学气相沉积工艺在该本文档来自技高网...

【技术保护点】
1.一种探测器的制作方法，其特征在于，包括：/n在SOI衬底上形成第一介质层；/n将所述第一介质层刻蚀至所述SOI表面，形成凹槽；/n在所述凹槽内形成探测层；/n在所述第一介质层和所述探测层上形成非晶硅层。/n

【技术特征摘要】
1.一种探测器的制作方法，其特征在于，包括：
在SOI衬底上形成第一介质层；
将所述第一介质层刻蚀至所述SOI表面，形成凹槽；
在所述凹槽内形成探测层；
在所述第一介质层和所述探测层上形成非晶硅层。


2.如权利要求1所述的方法，其特征在于，还包括：
在所述非晶硅层上形成第二介质层。


3.如权利要求1所述的方法，其特征在于，所述将所述第一介质层刻蚀至所述SOI表面，形成凹槽，具体包括：
采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一预设深度的第一凹槽，所述第一预设深度小于所述第一介质层的厚度；
采用湿法刻蚀工艺对所述第一凹槽底部进行刻蚀，形成第二预设深度的第二凹槽，所述第一预设深度与所述第二预设深度之和等于所述第一介质层厚度，所述第一凹槽与所述第二凹槽合为所述凹槽。


4.如权利要求1所述的方法，其特征在于，所述在所述凹槽内形成探测层，具体包括：
在所述凹槽内形成厚度大于所述第一介质层的探测层；
对所述探测层进行平坦化处理，使所述探测层的上表面与所述第一介质层平齐。


5.如权利要求1所述的方法，其特征在于，所述在SOI上形成第一介质层之前，还包括：
形成所述SOI衬底，所述SOI衬底包括由下至上的硅衬底、埋氧层、顶硅层；
对所述顶硅层进行掺杂处理，以在所述顶硅层上形成本征区域、位于所述本征区域一侧的N型轻掺杂区、位于所述本征区域另一...

【专利技术属性】
技术研发人员：唐波，张鹏，李志华，李彬，刘若男，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11