一种低操作电压半浮栅存储器及其制备方法技术

本发明专利技术属于集成电路存储器技术领域，具体为一种低操作电压半浮栅存储器及其制备方法。本发明专利技术的半浮栅存储器包括：半导体衬底，具有第一掺杂类型；半浮栅阱区，具有第二掺杂类型；U型槽，贯穿半浮栅阱区，底部处于半浮栅阱区的下边界；第一栅介质层，覆盖U型槽的表面；第一金属栅覆盖第一栅介质层；第二栅介质层覆盖第一金属栅表面和部分半浮栅阱区表面，第二金属栅覆盖第二栅介质层，且第二栅介质层和第二金属栅在U型槽内部均有覆盖；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧；源电极和漏电极，位于第一栅极叠层和第二栅极叠层两侧。本发明专利技术半浮栅晶体管的开关速度增加，操作电压降低；控制栅对U型槽附近的沟道的控制能力有极大增加。

【技术实现步骤摘要】
一种低操作电压半浮栅存储器及其制备方法
本专利技术属于集成电路存储器
，具体涉及一种低操作电压半浮栅存储器及其制备方法。
技术介绍
目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30％以上。半浮栅存储器是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。从半浮栅存储器的工作原理我们可以看出，半浮栅存储器的开关速度与栅极对沟道的控制能力有关。因此，如何进一步提高隧穿晶体管栅极对沟道的控制能力成为进一步提高半浮栅集体管开关速度和降低功耗的关键。
技术实现思路
本专利技术的目的在于提供一种开关速度快、功耗低的低操作电压半浮栅存储器及其制备方法。本专利技术提供低操作电压半浮栅存储器，包括：半导体衬底，其具有第一掺杂类型；半浮栅阱区，其具有第二掺杂类型，位于所述半导体衬底的上层区域；U型槽，贯穿所述半浮栅阱区，其底部处于所述半浮栅阱区的下边界；第一栅极叠层，包括第一栅介质层、第一金属栅；其中，所述第一栅介质层覆盖所述U型槽的表面，并在所述半浮栅阱区形成开口；所述第一金属栅覆盖所述第一栅介质层并在所述开口处与所述半浮栅阱区接触；第二栅极叠层，包括第二栅介质层和第二金属栅，所述第二栅介质层覆盖所述第一金属栅表面和部分所述半浮栅阱区表面，所述第二金属栅覆盖所述第二栅介质层，且所述第二栅介质层和第二金属栅在U型槽内部均有覆盖；栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；源电极和漏电极，形成于所述半浮栅阱区中，位于所述第一栅极叠层和所述第二栅极叠层两侧。本专利技术的低操作电压半浮栅存储器中，优选为，所述第一栅介质层、所述第二栅介质层是SiO2、Al2O3、ZrO2、HfZrO、HfO2、HfAlO、HfSiO中的一种，或其中任意几种的组合。本专利技术的低操作电压半浮栅存储器中，优选为，所述第一金属栅、所述第二金属栅是TiN、TaN、Ru、Co中的一种，或其中任意几种的组合。本专利技术的低操作电压半浮栅存储器中，优选为，所述第一金属栅的厚度介于3nm～5nm之间。本专利技术的低操作电压半浮栅存储器中，优选为，所述源电极、所述漏电极是NiSi、CoSi、TiSi、PtSi或NiPtSi。本专利技术提供的低操作电压半浮栅存储器制备方法，具体步骤为：(1)提供具有第一掺杂类型的半导体衬底；(2)在所述半导体衬底的上层区域形成具有第二掺杂类型的半浮栅阱区，在所述半浮栅阱区中刻蚀形成U型槽，使所述U型槽贯穿所述半浮栅阱区，且底部处于所述半浮栅阱区的下边界；(3)形成第一栅极叠层，依次形成第一栅介质层和第一金属栅，使所述第一栅介质层覆盖所述U型槽的表面，并在所述半浮栅阱区形成开口；所述第一金属栅覆盖所述第一栅介质层并在所述开口处与所述半浮栅阱区接触；(4)形成第二栅极叠层，依次形成第二栅介质层和第二金属栅，使所述第二栅介质层包括第二栅介质层和第二金属栅，所述第二栅介质层覆盖所述第一金属栅表面和部分所述半浮栅阱区表面，所述第二金属栅覆盖所述第二栅介质层，且所述第二栅介质层和第二金属栅在U型槽内部均有覆盖；(5)在所述第一栅极叠层和第二栅极叠层两侧形成栅极侧墙；(6)在所述半浮栅阱区中，所述第一栅极叠层和第二栅极叠层两侧形成源极和漏极。本专利技术的低操作电压半浮栅存储器制备方法中，优选为，所述第一栅介质层、所述第二栅介质层是SiO2、Al2O3、ZrO2、HfZrO、HfO2、HfAlO、HfSiO中的一种，或其中任意几种的组合。本专利技术的低操作电压半浮栅存储器制备方法中，优选为，所述第一金属栅、第二金属栅是TiN、TaN、Ru、Co中的一种，或其中任意几种的组合。本专利技术的低操作电压半浮栅存储器制备方法中，优选为，所述第一金属栅的厚度介于3nm～5nm之间。本专利技术的低操作电压半浮栅存储器制备方法中，优选为，所述源电极、所述漏电极是NiSi、CoSi、TiSi、PtSi或NiPtSi。由于第二栅介质和控制栅在U型槽表面也有覆盖，所以介质电容的面积极大增加，从而介质电容值极大增加。由于亚阈值摆幅与介质电容值成反比，所以亚阈值摆幅也极大减小。这意味着半浮栅晶体管的开关速度极大增加，从而操作电压也可以大大降低。另外，由于控制栅在U型槽内部也有覆盖，所以控制栅对U型槽附近的沟道的控制能力会极大增加。此外，在制备过程中，采用原子层沉积的方法来沉积介质层和金属，介质层和金属在U型槽表面可以拥有良好的保形性和台阶覆盖率，同时薄膜的均匀性也可以极大改善。附图说明图1是本专利技术的低操作电压半浮栅存储器制备方法流程图。图2是形成氧化物后的器件结构示意图。图3是形成半浮栅阱区后的器件结构示意图。图4是形成U型槽后的器件结构示意图。图5是去除氧化物后的器件结构示意图。图6～9是形成第一栅极叠层的各步骤器件结构示意图。图10～12是形成第二栅极叠层的各步骤器件结构示意图。图13是形成栅极侧墙后的器件结构示意图。图14是本专利技术的半浮栅存储器的器件结构示意图。具体实施方式下面结合实施例和附图，对本专利技术作进一步介绍。应当理解，所述实施例仅用以解释本专利技术，并不用于限定本专利技术。本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。图1是半浮栅存储器制备方法的流程图。图2～图14示出了低操作电压半浮栅存储器的制备方法各步骤的结构示意图。如图1所示，在步骤S1中，提供具有第一掺杂类型的半导体衬底200。半导体衬底200可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等及化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以Si衬底为例进行描述。然后在半导体衬底200表面生长一层氧化物202，该氧化物通常是SiO2，主要是为了避免半导体衬底本身直接遭受离子轰击而产生缺陷，所得结构如图2所示。步骤S2，形成具有第二掺杂类型的半浮栅阱区201。通过离子注入方式在半导体衬底200表层区域形成具有第二掺杂类型的阱区201，所得结构如图3所示。在本实施方式中，第一掺杂类型为p型，第二掺杂类型为n型，也即半导体衬底200为p型掺杂的衬底，在其表面区域形成n型轻掺杂阱区201。本文档来自技高网...

【技术保护点】
1.一种低操作电压半浮栅存储器，其特征在于，包括：/n半导体衬底(200)，其具有第一掺杂类型；/n半浮栅阱区(201)，其具有第二掺杂类型，位于所述半导体衬底(200)的上层区域；/nU型槽，贯穿所述半浮栅阱区(201)，其底部处于所述半浮栅阱区(201)的下边界；/n第一栅极叠层，包括第一栅介质层(203)、第一金属栅(204)，其中，所述第一栅介质层(203)覆盖所述U型槽的表面，并在所述半浮栅阱区(201)形成开口；所述第一金属栅(204)覆盖所述第一栅介质层(203)并在所述开口处与所述半浮栅阱区(201)接触；/n第二栅极叠层，包括第二栅介质层(205)和第二金属栅(206)，所述第二栅介质层(205)覆盖所述第一金属栅(204)表面和部分所述半浮栅阱区(201)表面；所述第二金属栅(206)覆盖所述第二栅介质层(205)，且所述第二栅介质层(205)和所述第二金属栅(206)在所述U型槽内部均有覆盖；/n栅极侧墙(207)，位于所述第一栅极叠层和第二栅极叠层两侧；/n源电极(208)和漏电极(209)，形成于所述半浮栅阱区(201)中，位于所述第一栅极叠层和所述第二栅极叠层两侧。/n...

【技术特征摘要】
1.一种低操作电压半浮栅存储器，其特征在于，包括：
半导体衬底(200)，其具有第一掺杂类型；
半浮栅阱区(201)，其具有第二掺杂类型，位于所述半导体衬底(200)的上层区域；
U型槽，贯穿所述半浮栅阱区(201)，其底部处于所述半浮栅阱区(201)的下边界；
第一栅极叠层，包括第一栅介质层(203)、第一金属栅(204)，其中，所述第一栅介质层(203)覆盖所述U型槽的表面，并在所述半浮栅阱区(201)形成开口；所述第一金属栅(204)覆盖所述第一栅介质层(203)并在所述开口处与所述半浮栅阱区(201)接触；
第二栅极叠层，包括第二栅介质层(205)和第二金属栅(206)，所述第二栅介质层(205)覆盖所述第一金属栅(204)表面和部分所述半浮栅阱区(201)表面；所述第二金属栅(206)覆盖所述第二栅介质层(205)，且所述第二栅介质层(205)和所述第二金属栅(206)在所述U型槽内部均有覆盖；
栅极侧墙(207)，位于所述第一栅极叠层和第二栅极叠层两侧；
源电极(208)和漏电极(209)，形成于所述半浮栅阱区(201)中，位于所述第一栅极叠层和所述第二栅极叠层两侧。


2.根据权利要求1所述的低操作电压半浮栅存储器，其特征在于，所述第一栅介质层(203)、所述第二栅介质层(205)是SiO2、Al2O3、ZrO2、HfZrO、HfO2、HfAlO、HfSiO中的一种，或其中任意几种的组合。


3.根据权利要求1所述的低操作电压半浮栅存储器，其特征在于，所述第一金属栅(204)、所述第二金属栅(206)是TiN、TaN、Ru、Co中的一种，或其中任意几种的组合。


4.根据权利要求1所述的低操作电压半浮栅存储器，其特征在于，所述第一金属栅(204)的厚度介于3nm～5nm之间。


5.根据权利要求1所述的低操作电压半浮栅存储器，其特征在于，所述源电极(208)、所述漏电极(209)是NiSi、CoSi、TiSi、PtSi或NiPtSi。


6.一种低操作电压半浮栅存储器制备方法，其特征在于，具体步骤为：

【专利技术属性】
技术研发人员：朱宝，陈琳，孙清清，张卫，
申请(专利权)人：复旦大学，上海集成电路制造创新中心有限公司，
类型：发明
国别省市：上海;31