一种基于FPGA的测试单元及其测试系统技术方案

本实用新型专利技术公开了一种基于FPGA的测试单元，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。本实用新型专利技术还公开了一种测试系统。其能存储待测芯片在测试中出现的错误信息，而可以分析待测芯片出现错误的内在原因。

【技术实现步骤摘要】
一种基于FPGA的测试单元及其测试系统
本技术涉及芯片测试
，尤其涉及一种基于FPGA的测试单元及其测试系统。
技术介绍
芯片是各种电子器件或设备的心脏或电脑，其重要性不言而喻，芯片的质量直接决定了电子器件或设备的质量，所以芯片的质量是重中之重，为了保证芯片的质量，在芯片出厂前对芯片质量的测试，就成为必须的工艺。但传统的芯片测试，主要是反复的向待测芯片进行基本的读写操作的过程，这种方式能够起到加速待测芯片工作的作用，但是传统的测试方式，缺乏对待测芯片测试过程中的状态监测，不能发现待测芯片测试时出现的错误信息，更加无法近一步分析待测芯片错误信息应对的内在原因。
技术实现思路
为了克服现有技术的不足，本技术的目的之一在于提供一种基于FPGA的测试单元，其能存储待测芯片在测试中出现的错误信息，而可以分析待测芯片出现错误的内在原因；本技术的目的之二在于提供一种测试系统；本技术的目的之一采用以下技术方案实现：一种基于FPGA的测试单元，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。优选的，所述地址产生单元包括24bitX地址产生器和24bitY地址产生器，所述24bitX地址产生器与所述24bitY地址产生器信号连接。优选的，所述24bitX地址产生器包括4个24bitX地址计数器，所述Y地址产生器包括4个24bitY地址计数器，所述24bitX地址计数器与24bitY地址计数器链接。优选的，所述数据产生单元包括用于逻辑运算信息地址的2bit数据产生器，所述2bit数据产生器与所述地址产生单元信号连接。优选的，所述2bit数据产生器包括两个对X地址和Y地址进行逻辑运算的逻辑运算模块。优选的，所述逻辑运算包括与运算、或运算和异或运算。本技术的目的之二采用以下技术方案实现：一种测试系统，其包括上述的测试单元，其还包括向量存储器、地址编码存储器、时序控制器、用于驱动测试信息的驱动器、用于接收待测芯片测试反馈信息的接收器和用于存储错误信息的错误存储器，所述向量存储器、所述地址编码存储器、所述时序控制器、所述接收器分别与所述FPGA电性连接，所述时序控制器与所述驱动器信号连接，所述驱动器通过待测芯片与所述接收器信号连接，所述地址编码存储器与所述地址编码控制单元信号连接，所述错误存储器与所述错误存储控制单元信号连接。优选的，所述向量存储器包括设置有多种运算指令的地址信息寄存器和数据信息寄存器，所述向量存储器通过调用所述运算指令，设置所述地址信息寄存器和所述数据信息寄存器，而生成多种测试算法的测试向量，并存储该测试向量。优选的，所述运算指令包括加指令、减指令和移位指令。相比现有技术，本技术的有益效果在于：本技术的测试单元设置有错误存储控制单元，该错误存储控制单元可以对测试系统中的错误存储器进行控制，使所述错误存储器存储待测芯片的错误信息，而可以根据存储的错误信息绘制BitMap，通过绘制的BitMap对待测芯片进行错误原因分析。附图说明图1为本技术测试单元的功能结构框图；图2为本技术测试单元的优选实施方式的功能系统框图；图3为本技术数据产生单元的功能结构框图；图4为本技术测试系统的功能系统框图；图5为本技术地址编码存储器的工作原理图；图6为本技术测试方法的流程图。具体实施方式为了能够更清楚地理解本技术的具体技术方案、特征和优点，下面结合附图和具体实施方式对本技术进行进一步的详细描述。在本技术的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。如图1-2所示，本技术公开了一种基于FPGA的测试单元，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。在上述实施方式中，所述地址产生单元能产生相应的数据地址，该数据地址对应待测芯片(主要指存储器)上的逻辑地址。所述数据产生单元能产生需向待测芯片发送的相关数据，以及待测芯片输出的期望数据，其中所述相关数据为待测芯片测试时相关的参数信息、电平信息、地址信息等测试信息；所述期望数据为待测芯片被测试时，如果待测芯片正常所应该输出的数据，可用该期望数据与待测芯片测试时输出的实际数据的差距，来评判待测芯片质量的好坏。所述地址编码控制单元可以对编码存储器进行控制，实现待测芯片的实际物理地址到逻辑地址的编码，而方便对实际物理地址的访问。所述发送接收控制单元可将地址编码控制单元产生的地址信息和数据发生单元产生的数据信息(相关数据和期望数据)传送给相关的测试系统去测试待测芯片。所述错误存储控制单元可以对测试系统中的错误存储器进行控制，控制所述错误存储器是否存储待测芯片的错误信息或失真信息，已经如何存储错误信息、存储哪些错误信息，而可以对待测芯片的错误信息进行分析。如图2所示，在一种优选的实施方式中，其不同之处在于，所述地址产生单元包括24bitX地址产生器和24bitY地址产生器，所述24bitX地址产生器与所述24bitY地址产生器信号连接。所述24bitX地址产生器包括4个24bitX地址计数器，所述Y地址产生器包括4个24bitY地址计数器，所述24bitX地址计数器与24bitY地址计数器链接。在上述实施方式中，其中bit为比特位，24bit地址的地址容量较大，一般地址越多，对应的数据越大，且所述地址产生单元包括4个24bitX地址计数器和4个24bitY地址计数器，这样就可以测试较大数据容量的芯片。所述24bitX地址计数器和24bitY地址计数器可以对地址进行加、减、移位、加1和减1等操作，而实现的地址的各种变换。可以理解地，所述地址产生单元还可以包括24bitZ地址产生器，而实现设置有三维空间地址的芯片的测试。如图3所示，在另一种优选的实施方式中，其不同之处在于，所述数据产生单元包括用于逻辑运算信息地址本文档来自技高网...

【技术保护点】
1.一种基于FPGA的测试单元，其特征在于，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。/n

【技术特征摘要】
1.一种基于FPGA的测试单元，其特征在于，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。


2.根据权利要求1所述的测试单元，其特征在于，所述地址产生单元包括24bitX地址产生器和24bitY地址产生器，所述24bitX地址产生器与所述24bitY地址产生器信号连接。


3.根据权利要求2所述的测试单元，其特征在于，所述24bitX地址产生器包括4个24bitX地址计数器，所述Y地址产生器包括4个24bitY地址计数器，所述24bitX地址计数器与24bitY地址计数器链接。


4.根据权利要求1所述的测试单元，其特征在于，所述数据产生单元包括用于逻辑运算信息地址的2bit数据产生器，所述2bit数据产生器与所述地址产生单元信号连接。


5.根据权利要求4所述的测试单元，其特征在于，所述2bit数据产生器...

【专利技术属性】
技术研发人员：曹佶，赵宝忠，
申请(专利权)人：杭州可靠性仪器厂，
类型：新型
国别省市：浙江;33