光掩模、半导体器件与光掩模的设计方法技术

本发明专利技术提供一种光掩模、半导体器件与光掩模的设计方法。光掩模包括主图形区域和多个对位标记。主图形区域具有至少一种图形阵列。多个对位标记中的每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。

【技术实现步骤摘要】
光掩模、半导体器件与光掩模的设计方法
本专利技术主要涉及半导体领域，尤其涉及一种光掩模、半导体器件与光掩模的设计方法。
技术介绍
在用于半导体制造的光掩模的制作过程中，为了监测光掩模制作过程中光掩模上的图形和设计版图之间的位置偏差，通常需要在光掩模上另外增加一些规则的图形，作为对位标记(RegistrationMark)来实现这一功能。举例来说，目前在用于3DNAND存储器的光掩模上，通常是在曝光区域(shot)的四个角以及每个裸芯(Die)的四个角上同时放置“十”或者“L”形图形，作为对位标记。当对位标记完成刻蚀后，掩模台(MaskShop)通过测量机台得到已经制作好的光掩模上此类图形的中心坐标，然后将其和设计者提供的掩模版图上的理论坐标进行对比计算，即可得到光掩模制作过程中的图形偏差。
技术实现思路
本专利技术要解决的技术问题是提供一种光掩模，通过对对位标记的改进，以减少芯片制造过程中晶圆的缺陷风险，并控制光掩模制作和产品质量监测的成本。为解决上述技术问题，本专利技术提供了一种光掩模，包括主图形区域和多个对位标记。主图形区域具有至少一种图形阵列。多个对位标记中的每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。在本专利技术的一实施例中，所述图形阵列包括在一维或二维方向周期重复的单元图形。在本专利技术的一实施例中，所述图形阵列是孔阵列或线阵列。在本专利技术的一实施例中，每一对位标记包括多个不同种图形阵列或多个同种图形阵列，且各个图形阵列在对位标记的边缘处对齐。在本专利技术的一实施例中，所述多个对位标记中，至少部分对位标记之间包括的图形阵列不同。在本专利技术的一实施例中，每一对位标记的图形阵列中的单元图形与主图形区域的图形阵列中的单元图形之间的尺寸差异在20％以内。在本专利技术的一实施例中，每一对位标记的图形阵列组成十字型或L型轮廓。在本专利技术的一实施例中，所述多个对位标记位于所述光掩模的四角和/或裸芯区域的四角。本专利技术还提供一种半导体器件，包括至少一半导体层，所述半导体层包括主图形区域，具有至少一种图形阵列；以及多个对位标记，每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。在本专利技术的一实施例中，所述图形阵列包括在一维或二维方向周期重复的单元图形。在本专利技术的一实施例中，所述图形阵列是孔阵列或线阵列。在本专利技术的一实施例中，每一对位标记包括多个不同种图形阵列或多个同种图形阵列，且各个图形阵列在对位标记的边缘处对齐。在本专利技术的一实施例中，所述多个对位标记中，至少部分对位标记之间包括的图形阵列不同。在本专利技术的一实施例中，每一对位标记的图形阵列中的单元图形与主图形区域的图形阵列中的单元图形之间的尺寸差异在20％以内。在本专利技术的一实施例中，每一对位标记的图形阵列组成十字型或L型轮廓。在本专利技术的一实施例中，所述多个对位标记位于半导体层的四角。本专利技术还提供一种光掩模的设计方法，包括以下步骤：布置主图形区域，所述主图形区域具有至少一种图形阵列；以及布置多个对位标记，每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。本专利技术还提供一种半导体器件的制造方法，包括使用如前述任一项所述的光掩模制造所述半导体器件的至少一半导体层。与现有技术相比，本专利技术具有以下优点：通过将光掩模的对位标记作与主图形区域图案的相近的图案划分，使得在芯片产品的制造过程中减少晶圆的缺陷风险，并在掩模达到工艺要求的同时，控制掩模制作和产品监测的成本。附图说明图1是本专利技术一实施例的光掩模的对位标记的分布示意图。图2是本专利技术一实施例的光掩模的主图形区域的图案分布示意图。图3是本专利技术一实施例的光掩模的主图形区域的图案分布示意图图4A和图4B是图1所示对位标记的轮廓示意图。图5是本专利技术一实施例的光掩模的对位标记示意图。图6是本专利技术一实施例的光掩模的对位标记示意图。图7是本专利技术一实施例的光掩模的对位标记示意图。图8是本专利技术一实施例的光掩模的对位标记示意图。具体实施方式为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。本专利技术的实施例是针对一些芯片主图形区域的图案尺寸小或一些应用特殊工艺的半导体层，改善其对应的光掩模的对位标记的设计，从而在保证光掩模的对位标记的的监测精度要求的同时，降低晶圆端的产品缺陷风险。在半导体芯片或器件的制造中，一些半导体层的特征尺寸比较大，例如达到几微米。在制作这些半导体层的光掩模时，可以利用普通的“十”字形或者“L”形图形来作为对位标记。一些关键半导体层的特征尺寸较小。这些关键半导体层例如是孔阵列层(holearraylayer)或是特殊工艺(process)的半导体层。对于芯片主图形区域的图案尺寸较小的关键半导体层，，和芯片主图形区域设计尺寸相比，普通的“十”字形或者“L”形对位标记的例如介于0.2μm～2μm之间的线宽尺寸过大。如果直接使用普通的“十”字形或者“L”形对位标记，则在刻蚀(etching)、沉积(deposition)、曝光和化学机械掩模(CMP)等工艺过程中会有造成晶圆缺陷的风险。一些改进的方法试图缩小光掩模对位标记图形的尺寸，例如将其中的“十”字形或者“L”形的线宽尺寸缩小到一极小的精度范围，例如数十纳米，或更小的范围。这种缩小的光掩模对位标记，虽然在曝光显影的过程中对晶圆造成缺陷的风险降低，但是需要使用更高规格的刻蚀及测量机台来实现高规格光掩模的制作，随之增加的是光掩模的制作时间和生产成本。本专利技术的实施例描述对位标记的设计和产品制作进行改进的光掩模。首先参考图1来说明本专利技术的一个实施例中的光掩模的结构。图1示例了光掩模100(图中未完全示出)的一个曝光区域(shot)101的布局。此曝光区域101可包括多个裸芯(die)102。各个裸芯102之间以划片道(scribeline)103分隔。在一实施例中，光掩模100包括主图形区域110(如图1中虚线框所例示)和多个对位标记120。主图形区域110可分布在各个裸芯102中，是裸芯102中的有效区域。多个对位标记120可分布在各个裸芯102的角落(例如4个角落中的任意一个或多个)，也可分布在各个裸芯102以外的曝光区域101中。在一非限制性实施例中，多个对位标记120在光掩模上和/或裸芯区域上的分布可以对齐，可以不对齐，其实际的分布数量本文档来自技高网...

【技术保护点】
1.一种光掩模，包括：/n主图形区域，具有至少一种图形阵列；以及/n多个对位标记，每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。/n

【技术特征摘要】
1.一种光掩模，包括：
主图形区域，具有至少一种图形阵列；以及
多个对位标记，每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。


2.如权利要求1所述的光掩模，其特征在于，所述图形阵列包括在一维或二维方向周期重复的单元图形。


3.如权利要求1或2所述的光掩模，其特征在于，所述图形阵列是孔阵列或线阵列。


4.如权利要求1所述的光掩模，其特征在于，每一对位标记包括多个不同种图形阵列或多个同种图形阵列，且各个图形阵列在对位标记的边缘处对齐。


5.如权利要求1所述的光掩模，其特征在于，所述多个对位标记中，至少部分对位标记之间包括的图形阵列不同。


6.如权利要求1所述的光掩模，其特征在于，每一对位标记的图形阵列中的单元图形与主图形区域的图形阵列中的单元图形之间的尺寸差异在20％以内。


7.如权利要求1所述的光掩模，其特征在于，每一对位标记的图形阵列组成十字型或L型轮廓。


8.如权利要求1所述的光掩模，其特征在于，所述多个对位标记位于所述光掩模的四角和/或裸芯区域的四角。


9.一种半导体器件，包括至少一半导体层，所述半导体层包括：
主图形区域，具有至少一种图形阵列；以及
多个对位标记，每一对位标记包括所述至少一种图形阵列中的一种或多种图形阵列。

【专利技术属性】
技术研发人员：张豆豆，邱瑾玉，耿玉慧，宋之洋，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42