故障确定电路制造技术

本公开的实施例涉及一种故障确定电路。故障确定电路，包括锁存器电路，该锁存器电路从时钟锁存器接收内部时钟，该内部时钟响应于外部时钟上升而上升。响应于外部时钟的上升沿，电路生成故障标志的上升沿。如果发生了内部时钟的上升沿，则响应于内部时钟的上升沿，故障标志下降。然后，故障标志被锁存。如果时钟锁存器处于活动模式，则如果在锁存之前故障标志的下降沿没有被生成，锁存的故障标志指示时钟锁存器中的单个位翻转，并且如果时钟锁存器处于非活动模式，则如果在锁存之前故障标志的下降沿被生成，锁存的故障标志指示时钟锁存器中的单个位翻转。

Fault determination circuit

【技术实现步骤摘要】
故障确定电路
本申请涉及存储器单元领域，并且，具体涉及一种用于锁存器中单个位翻转的检测的电路，该锁存器生成内部时钟用于自定时存储器单元。
技术介绍
锁存器被用于数字系统中的多种功能。图1示出了典型锁存器1，并且锁存器1由第一三态反相器2、反相器3和第二三态反相器4组成。该三态反相器2接收锁存器的输入信号IN，并且由时钟信号CK使能。反相器3被耦合到三态反相器2的输出，并且生成锁存器的输出OUT。三态反相器4以正反馈布置与反相器3耦合，并且由时钟反相信号CKB(时钟信号CK的反相)使能。当时钟信号CK处于逻辑高电平时，三态反相器4被禁用，并且三态反相器2被使能，并且在输入IN处使逻辑电平反相，然后，该逻辑电平在输出OUT处由反相器3返回其初始状态。当时钟信号CK返回到逻辑低电平时，三态驱动器2被禁用，并且三态驱动器4被使能。由于反相器3和三态反相器4的反馈环路，这将输入IN锁存到输出OUT，从而有效地存储来自输入IN的逻辑电平(位)，直到时钟信号CK返回到逻辑高电平为止。如果锁存器1由辐射击中，则所存储的单个数据位可以倒转。该错误可以称为单个位翻转(SBU)。在自定时存储器中，响应于检测到外部时钟信号的上升沿，内部时钟信号被生成并且被锁存，直到存储器完成成功操作并且生成逻辑高电平的内部复位信号。图2中示出了用于存储器的示例时钟锁存器5，并且该时钟锁存器5由NAND门6和三态反相器7组成。NAND门6从其输出接收反馈作为输入(在由三态反相器7反相之后)、以及复位信号RESET和时钟信号CK作为输入。三态反相器7以正反馈布置与NAND门6耦合，并且由时钟反相信号CKB使能。反馈布置和NAND逻辑产生置位和自动复位行为，其中在NAND门6的输出处生成内部时钟反相信号INTCKB(内部时钟信号INTCK的反相)。在该时钟锁存器5的操作期间，单个位翻转错误的发生是特别不希望的。现在，另外参考图3对这种潜在的单个位翻转进行讨论。单个位翻转可能在活动周期(其中存储器被使能，并且时钟锁存器响应于外部时钟信号CK而要生成内部时钟信号INTCK)期间发生，如以下情况所示：时钟信号CK脉冲10的上升沿和自动复位行为适当地生成内部时钟信号INTCK脉冲14，但是由于辐射冲击，另一内部时钟信号INTCK脉冲15被虚假地生成。在活动周期期间单个位翻转的另一示例可以发生在时钟信号CK脉冲12的上升沿开始生成内部时钟信号INTCK脉冲17，但是脉冲快速下降到逻辑低电平而没有达到逻辑高电平的情况下，导致缺少可读的内部时钟信号INTCK脉冲。在活动周期期间单个位翻转的另一示例可以发生在时钟信号CK脉冲13的上升沿开始生成内部时钟信号INTCK脉冲18的情况下，其中脉冲达到逻辑高电平，但由于复位信号RESET的不适当上升而导致过早地退回到逻辑低电平。在活动周期期间的这些单个位翻转可能导致读/写故障或虚假操作被执行。单个位翻转在非活动周期(其中存储器未被使能)期间也可能发生，如以下情况所示：时钟信号CK脉冲11的上升沿导致内部时钟信号INTCK16脉冲的虚假生成。这些单个位翻转可能导致存储器本身和存储在存储器中的数据的损坏。因此，希望能够检测这种单个位翻转，从而可以采取保护和纠正措施。
技术实现思路
本公开的实施例使得能够克服现有技术的上述缺点中的至少一些缺点。本文中所公开的第一实施例是一种故障确定电路。该故障确定电路包括主从锁存器装置，在活动模式下，其被配置为：从时钟锁存器接收内部时钟信号，该内部时钟信号旨在响应于外部时钟信号上升而上升；响应于外部时钟信号的上升沿，生成故障标志信号的上升沿；如果内部时钟信号的上升沿发生，则响应于内部时钟信号的上升沿，生成故障标志信号的下降沿；并且响应于内部时钟信号的下降沿，锁存故障标志信号。如果在锁存之前故障标志信号的下降沿没有被生成，则所锁存的故障信号指示时钟锁存器中的单个位翻转。根据实施例，主从锁存器装置在非活动模式下被配置为：响应于外部时钟信号的上升沿，生成故障标志信号的上升沿；如果内部时钟信号的上升沿发生，则响应于内部时钟信号的上升沿，生成故障标志信号的下降沿；以及如果内部时钟信号的上升沿发生，则响应于内部时钟信号的下降沿，锁存故障标志信号。如果在锁存之前，故障标志信号的下降沿被生成，则锁存的故障信号指示时钟锁存器中的单个位翻转。根据实施例，主从锁存器装置包括第一锁存器，其具有接收外部时钟信号的反相的第一输入、接收内部时钟信号的第二输入、以及输出；反相器，其被耦合到第一锁存器的输出；以及第二锁存器，其具有接收基于外部时钟信号的反相和第一锁存器的输出的反相的信号的非反相使能端子、接收基于内部时钟信号的信号的反相使能端子、被耦合以从反相器接收输出的输入、以及输出。根据实施例，第一锁存器由NOR逻辑构成，而第二锁存器由NOT逻辑构成。根据实施例，第二锁存器包括第一三态反相器，其具有接收外部时钟信号的反相的反相使能端子、接收内部时钟信号的非反相使能端子、以及被耦合以从反相器接收输出的输入；第一反相器，其具有被耦合到第一三态反相器的输出的输入；第二三态反相器，其具有反相使能端子、非反相使能端子、被耦合到第一反相器的输出的输入、以及被耦合到第一反相器的输入的输出。根据实施例，第二锁存器包括PMOS晶体管，其具有被耦合到电源节点的源极、被耦合到第二三态反相器的反相使能端子的漏极、以及被耦合到内部时钟信号的栅极；第一NMOS晶体管，其具有被耦合到第二三态反相器的非反相使能端子的漏极、被耦合到地的源极、以及被耦合以从反相器接收输出的栅极，该反相器接收第一锁存器的输出；第二NMOS晶体管，其具有被耦合到第二三态反相器的非反相使能端子的漏极、被耦合到地的源极、被耦合到外部时钟信号的反相的栅极；以及反相器，其从第一反相器接收输入并且在其输出处生成故障标志信号。第二实施例涉及一种故障确定电路，其检测时钟锁存器中的单个位翻转。时钟锁存器接收外部时钟信号，并且从其生成内部时钟信号。故障确定电路包括第一锁存器，其被配置为：当内部时钟信号处于逻辑低电平并且外部时钟信号处于逻辑高电平时，生成逻辑高电平的第一信号，并且当内部时钟信号处于逻辑高电平并且外部时钟信号处于逻辑高电平时，生成逻辑低电平的第一信号；第二锁存器，其被配置为：当第一信号处于逻辑高电平时，生成逻辑高电平的故障标志信号，当第一信号处于逻辑低电平时，生成逻辑低电平的故障标志信号，并且当内部时钟信号处于逻辑低电平时，进行锁存。由故障标志信号在锁存第二锁存器时处于逻辑高电平并且时钟锁存器处于活动模式，来指示在时钟锁存器中存在单个位翻转。由故障标志信号在锁存第二锁存器时处于逻辑低电平并且时钟锁存器处于非活动模式，来指示在时钟锁存器中存在单个位翻转。根据实施例，第二锁存器包括第一三态反相器，其具有接收外部时钟信号的反相的反相使能端子、接收内部时钟信号的非反相使能端子、以及被耦合以接收第一信号的反相的版本的输入；第一反相器，其具有被耦合到第一三态反相器的输出的输入；第二三态反相器，本文档来自技高网...

【技术保护点】
1.一种故障确定电路，其特征在于，包括：/n主从锁存器装置，在活动模式下，被配置为：/n从时钟锁存器接收内部时钟信号，所述内部时钟信号旨在响应于外部时钟信号上升而上升；/n响应于所述外部时钟信号的上升沿，生成故障标志信号的上升沿；/n如果发生所述内部时钟信号的上升沿，则响应于所述内部时钟信号的所述上升沿，生成所述故障标志信号的下降沿；/n响应于所述内部时钟信号的下降沿，锁存所述故障标志信号；以及/n其中如果在锁存之前，所述故障标志信号的所述下降沿没有被生成，则锁存的所述故障标志信号指示所述时钟锁存器中的单个位翻转。/n

【技术特征摘要】
20180924 US 62/735,489;20190923 US 16/578,4871.一种故障确定电路，其特征在于，包括：
主从锁存器装置，在活动模式下，被配置为：
从时钟锁存器接收内部时钟信号，所述内部时钟信号旨在响应于外部时钟信号上升而上升；
响应于所述外部时钟信号的上升沿，生成故障标志信号的上升沿；
如果发生所述内部时钟信号的上升沿，则响应于所述内部时钟信号的所述上升沿，生成所述故障标志信号的下降沿；
响应于所述内部时钟信号的下降沿，锁存所述故障标志信号；以及
其中如果在锁存之前，所述故障标志信号的所述下降沿没有被生成，则锁存的所述故障标志信号指示所述时钟锁存器中的单个位翻转。


2.根据权利要求1所述的故障确定电路，其特征在于，其中所述主从锁存器装置在非活动模式下被配置为：
响应于所述外部时钟信号的上升沿，生成故障标志信号的上升沿；
如果发生所述内部时钟信号的上升沿，则响应于所述内部时钟信号的所述上升沿，生成所述故障标志信号的下降沿；以及
如果发生所述内部时钟信号的所述上升沿，则响应于所述内部时钟信号的下降沿，锁存所述故障标志信号；
其中如果在锁存之前，所述故障标志信号的所述下降沿被生成，则锁存的所述故障标志信号指示所述时钟锁存器中的单个位翻转。


3.根据权利要求1所述的故障确定电路，其特征在于，其中所述主从锁存器装置包括：
第一锁存器，具有接收所述外部时钟信号的反相的第一输入、接收所述内部时钟信号的第二输入、以及输出；
反相器，被耦合到所述第一锁存器的所述输出；以及
第二锁存器，具有接收基于所述外部时钟信号的所述反相和所述第一锁存器的所述输出的反相的信号的非反相使能端子、接收基于所述内部时钟信号的信号的反相使能端子、被耦合以从所述反相器接收输出的输入、以及输出。


4.根据权利要求3所述的故障确定电路，其特征在于，其中所述第一锁存器包括NOR逻辑电路；并且其中所述第二锁存器包括NOT逻辑电路。


5.根据权利要求3所述的故障确定电路，其特征在于，其中所述第二锁存器包括：
第一三态反相器，具有接收所述外部时钟信号的所述反相的反相使能端子、接收所述内部时钟信号的非反相使能端子、以及被耦合以从所述反相器接收输出的输入；
第一反相器，具有被耦合到所述第一三态反相器的输出的输入；以及
第二三态反相器，具有反相使能端子、非反相使能端子、被耦合到所述第一反相器的输出的输入、以及被耦合到所述第一反相器的输入的输出。


6.根据权利要求5所述的故障确定电路，其特征在于，其中所述第二锁存器还包括：
PMOS晶体管，具有被耦合到电源节点的源极、被耦合到所述第二三态反相器的所述反相使能端子的漏极、以及被耦合到所述内部时钟信号的栅极；
第一NMOS晶体管，具有被耦合到所述第二三态反相器的所述非反相使能端子的漏极、被耦合到地的源极、以及被耦合以从所述反相器接收输出的栅极，所述反相器接收所述第一锁存器的输出；
第二NMOS晶体管，具有被耦合到所述第二三态反相器的所述非反相使能端子的漏极、被耦合到地的源极、以及被耦合到所述外部时钟信号的所述反相的栅极；以及
反相器，从所述第一反相器接收输入并且在其输出处产生所述故障标志信号。


7.一种故障确定电路，其特征在于，所述故障确定电路检测时钟锁存器中单个位翻转，所述时钟锁存器接收外部时钟信号并且从所述外部时钟信号生成内部时钟信号，所述故障确定电路包括：
第一锁存器，被配置为：当所述内部时钟信号处于逻辑低电平并且所述外部时钟信号处于逻辑高电平时，生成处于逻辑高电平的第一信号，并且当所述内部时钟信号处于逻辑高电平并且所述外部时钟信号处于逻辑高电平时，生成处于逻辑低电平的所述第一信号；
第二锁存器，被配置为：当所述第一信号处于逻辑高电平时，生成处于逻辑高电平的故障标志信号，当所述第一信号处于逻辑低电平时，生成处于逻辑低电平的所述故障标志信号，以及当所述内部时钟信号处于逻辑低电平时，进行锁存；
其中由所述故障标志信号在锁存所述第二锁存器时处于逻辑高电平并且所述时钟锁存器处于活动模式，来指示在所述时钟锁存器中单个位翻转的存在；以及
其中由所述故障标志信号在锁存所述第二锁存器时处于逻辑低电平并且所述时钟锁存器处于非活动模式，来指示在所述时钟锁存器中单个位翻转的存在。


8.根据权利要求7所述的故障确定电路，其特征在于，其中所述第二锁存器包括：
第一三态反相器，具有接收所述外部时钟信号的所述反相的反相使能端子、接收所述内部时钟信号的非反相使能端子、以及被耦合以接收所述第一信号的反相版本的输入；
第一反相器，具有被耦合到所述第一三态反相器的输出的输入；
第二三态反相器，具有反相使能端子、非反相使能端子、被耦合到所述第一反相器的输出的输入、以及被耦合到所述第一反相器的输入的输出；
PMOS晶体管，具有被耦合到电源节点的源极、被耦合到所述第二三态反相器的所述反相使能端子的漏极、以及被耦合到所述内部时钟信号的栅极；
第一NMOS晶体管，具有被耦合到所述第二三态反相器的所述非反相使能端子的漏极、被耦合到地的源极、以及被耦合以从所述反相器接收输出的栅极，所述反相器接收所述第一锁存器的输出；
第二NMOS晶体管，具有被耦合到所述第二三态反相器的所述非反相使能端子的漏极、被耦合到地的源极、以及被耦合到所述外部时钟信号的所述反相的栅极；以及
反相器，从所述第一反相器接收输入并且在其输出处产生所述故障标志信号。


9.根据权利要求8所述的故障确定电路，其特征在于，其中所述第一锁存器包括：
第一NOR门和第二NOR门；
其中所述第一NOR门具有被耦合到所述外部时钟信号的所述反相和所述第二NOR门的所述输出的输入、以及输出；
其中所述第二NOR门具有被耦合到所述内部时钟信号和所述第一NOR门的所述输出的输入、以及输出；以及
第三反相器，被耦合以从所述第二NOR门的所述输出接收输入，并且向所述第二锁存器提供输出。


10.一种故障确定电路，其特征在于，所述故障确定电路检测时钟...

【专利技术属性】
技术研发人员：S·库马尔，T·库马尔，D·K·比哈尼，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰;NL