一种屏蔽栅型MOSFET器件及其制作方法、电子产品技术

本发明专利技术公开一种屏蔽栅型MOSFET器件及其制作方法、电子产品，涉及电学技术领域，以提高屏蔽栅MOSFET的开关速度，降低开关损耗，从而扩展屏蔽栅MOSFET的应用范围。该屏蔽栅型MOSFET器件包括肖特基二极管和屏蔽栅MOSFET。肖特基二极管和屏蔽栅MOSFET的耐压差值小于或等于预设差值；肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接。所述屏蔽栅型MOSFET器件的制作方法用于制作屏蔽栅型MOSFET器件。本发明专利技术提供的屏蔽栅型MOSFET器件用于电子产品中。

【技术实现步骤摘要】
一种屏蔽栅型MOSFET器件及其制作方法、电子产品
本专利技术涉及电学
，具体涉及一种屏蔽栅型MOSFET器件及其制作方法、电子产品。
技术介绍
屏蔽栅金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，缩写为MOSFET)是一种寄生有体二极管的MOSFET，其被广泛应用在电子设备中。现有屏蔽栅MOSFET可利用电荷平衡原理，使得N型漂移区即使在较高掺杂浓度的情况下也能实现器件较高的击穿电压，从而获得低的导通电阻，打破了传统功率MOSFET的硅极限。但是，屏蔽栅MOSFET的开关速度比较慢，开关损耗高，限制了屏蔽栅MOSFET的应用范围。
技术实现思路
本专利技术的目的在于提供一种屏蔽栅型MOSFET器件及其制作方法、电子产品，以提高屏蔽栅MOSFET的开关速度，降低开关损耗，从而扩展屏蔽栅MOSFET的应用范围。为了达到上述目的，本专利技术提供一种屏蔽栅型MOSFET器件。该屏蔽栅型MOSFET器件包括肖特基二极管和屏蔽栅MO本文档来自技高网...

【技术保护点】
1.一种屏蔽栅型MOSFET器件，其特征在于，包括肖特基二极管和屏蔽栅MOSFET，所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值；所述肖特基二极管的阳极和所述屏蔽栅MOSFET的屏蔽电极均与所述屏蔽栅MOSFET的源电极电连接，所述肖特基二极管的阴极与所述屏蔽栅MOSFET的漏电极电连接。/n

【技术特征摘要】
1.一种屏蔽栅型MOSFET器件，其特征在于，包括肖特基二极管和屏蔽栅MOSFET，所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值；所述肖特基二极管的阳极和所述屏蔽栅MOSFET的屏蔽电极均与所述屏蔽栅MOSFET的源电极电连接，所述肖特基二极管的阴极与所述屏蔽栅MOSFET的漏电极电连接。


2.根据权利要求1所述的屏蔽栅型MOSFET器件，其特征在于，所述屏蔽栅MOSFET的栅电极介电层厚度小于所述屏蔽栅MOSFET的屏蔽电极介电层厚度。


3.根据权利要求1或2所述的屏蔽栅型MOSFET器件，其特征在于，所述屏蔽栅型MOSFET器件包括源电极、栅电极、漏电极以及层叠设置的基底层、外延层和层间绝缘层，所述漏电极与所述基底层电连接，所述源电极和所述栅电极形成在所述层间绝缘层远离外延层的表面；其中，
所述外延层具有第一形成区域和第二形成区域；所述外延层远离基底层的表面开设有位于所述第一形成区域的第一沟槽和位于所述第二形成区域的第二沟槽；所述屏蔽栅型MOSFET器件还包括位于所述第一沟槽内的一类电极、位于所述第二沟槽内的二类电极以及位于所述第一形成区域的PN结构；所述一类电极和所述第二类电极均与所述外延层绝缘；所述一类电极包括沿着第二沟槽深度减小方向设置且相互绝缘的第一一类电极和第二一类电极；所述第一一类电极和所述二类电极均与所述源电极电连接，所述第二一类电极与所述栅电极电连接；
所述外延层远离基底层的表面形成有位于所述第一形成区域的第一金属层和位于所述第二形成区域的第二金属层；所述第一金属层与所述PN结构形成欧姆接触，所述源电极通过所述第一金属层与所述PN结构电连接，所述第二金属层与所述外延层形成肖特基接触，所述源电极与所述第二金属层电连接。


4.根据权利要求3所述的屏蔽栅型MOSFET器件，其特征在于，所述PN结构包括第一P型半导体层和N型半导体层；所述第一P型半导体层和所述N型半导体层沿着远离外延层的方向设在所述外延层远离基底层的表面；所述第一金属层分别与所述第一P型半导体层和所述N型半导体层接触。


5.根据权利要求4所述的屏蔽栅型MOSFET器件，其特征在于，所述屏蔽栅型MOSFET器件还包括第二P型半导体层，所述第二P型半导体层的空穴掺杂浓度大于所述第一P型半导体层的空穴掺杂浓度；所述N型半导体层具有接触过孔；所述第二P型半导体层位于所述第一P型半导体层远离外延层的表面对应接触过孔的区域，所述第一金属层通过所述第二P型半导体层与所述第一P型半导体层接触。


6.根据权利要求5所述的屏蔽栅型MOSFET器件，其特征在于，所述层间绝缘层开设有位于第一形成区域的一类过孔以及位于第二形成区域的二类过孔；所述一类过孔包括第一一类过孔、第二一类过孔以及与所述接触过孔连通的第三一类过孔，所述源电极通过所述第一一类过孔与所述第一一类电极电连接，所述栅电极通过所述第二一类过孔与所述第二一类电极电连接，所述源电极通过所述第三一类过孔和所述接触过孔与所述第一金属层电连接；所述二类过孔包括第一二类过孔和第二二类过孔，所述源电极通过所述第一二类过孔与所述二类电极电连接，所述源电极通过所述第二二类过孔与所述第二金属层电连接。


7.根据权利要求3所述的屏蔽栅型MOSFET器件，其特征在于，所述第一沟槽的深度和所述第二沟槽的深度之差小于预设深度差；所述第一沟槽的深度方向和第二沟槽的深度方向均与所述基底层所在层面垂直；和/或，
所述基底层为N型掺杂基底，所述外延层为N型掺杂外延层，所述N型掺杂基底的电子掺杂浓度大于所述N型掺杂外延层的电子掺杂浓度；和/或，
所述屏蔽栅型MOSFET器件还包括一类层间介电层和二类层间介电层；所述一类层间介电层包括作为屏蔽电极介电层的第一一类层间介电层、作为栅电极介电层的第二一类层间介电层，以及用于使得第一一类层间介电层和第二一类层间介电层绝缘的中间介电层；所述第一一类层间介电层和所述第二一类层间介电层沿着第一沟槽深度减小方向设置在所述第一沟槽的内壁，所述二类层间介电层设在所述第二沟槽的内壁；所述第一一类层间介电层用于使得第一一类电极与外延层绝缘，所述第二一类层间介电层用于使得第二一类电极与外延层绝缘，所述二类层间介电层用于使得二类电极与外延层绝缘；所述第一一类电极在基底层所在层面的正投影位于所述第二一类电极在基底层所在层面的正投影内。


8.一种屏蔽栅型MOSFET器件的制作方法，其特征在于，包括：
将肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，将肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接；所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值。


9.根据权利要求8所述的屏蔽栅型MOSFET器件的制作方法，其特征在于，所述将肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，将肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接包括：
提供一...

【专利技术属性】
技术研发人员：董建新，钟添宾，岳瑞芳，
申请(专利权)人：上海韦尔半导体股份有限公司，
类型：发明
国别省市：上海;31