计算机闪存设备物理接口的阻抗校准电路及校准控制方法技术

本申请公开了一种计算机闪存设备物理接口的阻抗校准电路及其校准控制方法，本发明专利技术技术方案中，可调分压模块可以将输出的参考电压分为上拉参考电压和下拉参考电压，通过可调分压模块可以动态调整的上拉参考电压和下拉参考电压，起到改善接口电路功耗表现的作用。通过组合驱动模块，在兼具阻抗匹配和驱动功能得同时，可以实现不同电阻值支路的合理配置，能够起到降低系统功耗，提高工艺兼容性的作用。

【技术实现步骤摘要】
计算机闪存设备物理接口的阻抗校准电路及校准控制方法
本专利技术涉及集成电路
，更具体的说，涉及一种计算机闪存设备(NANDFlash)物理接口的阻抗校准电路及校准控制方法。
技术介绍
NAND物理接口是SSD(固态盘)或存储卡系统中数据通路的重要组成部分，为NAND和闪存控制器芯片之间的数据通信链路提供高速收发驱动接口电路。NAND物理接口的收发驱动电路通常需满足国际ONFi(OpenNANDFlashInterface，开放式NAND快闪存储器接口)标准的时序与阻抗匹配要求。目前ONFi最新标准为ONFi4.1，其中需支持NV-DDR(非易失性双倍速率)、NV-DDR2和NV-DDR3等高速接口，因而对高速物理接口的时序和阻抗匹配精度提出更为苛刻的要求。常规高速NAND物理接口通常需分别设置OCD(On-ChipDriver，片上驱动)模块与ODT(On-DieTermination，片上阻抗匹配)模块，以达到提高阻抗匹配、减低信号反射目的，以满足高速数据传输的信号完整性要求。但由于受PVT因素影响，接口电路中OCD和ODT电路的输出性能会出现较大的起伏。在某些极端条件下，接口电路的阻抗变化会超出ONFi4.1标准规定的范畴，因此需要对接口电路中的OCD模块和ODT模块进行阻抗校准。其中，PVT因素指集成电路设计中芯片制造工艺(Process)、工作电压(Voltage)以及工作环境温度(Temperature)这三种能够直接影响集成电路性能的重要因素。由于高速模式下ONFi标准要求的驱动能力强，使得驱动端阻抗低(典型为18～100欧姆)，这也使得阻抗校准电路的功耗很难降低。
技术实现思路
有鉴于此，本申请提供了一种NAND物理接口的阻抗校准电路及校准控制方法，方案如下：一种计算机闪存设备物理接口的阻抗校准电路，包括：组合驱动模块，具有第一上拉驱动单元和下拉驱动单元；所述第一上拉驱动单元具有多个并联的第一支路，所述第一支路连接在接口供电端与输入输出端口之间，所述第一支路的导通阻抗互不相同；所述接口供电端用于提供接口供电电压；所述下拉驱动单元具有多个并联的第二支路，所述第二支路连接在所述输入输出端口与接地端之间，所述第二支路的导通阻抗互不相同；可调分压模块，用于提供动态调整的上拉参考电压和下拉参考电压；上拉控制模块，用于基于所述上拉参考电压输出第一数字控制信号；所述第一数字控制信号用于控制所述第一支路的导通状态；下拉控制模块，用于基于所述下拉参考电压输出第二数字控制信号；所述第二数字控制信号用于控制所述第二支路的导通状态；其中，所述可调分压模块用于动态配置所述上拉参考电压和所述下拉参考电压，降低所述上拉控制模块中上拉控制电流以及所述下拉控制模块中的下拉控制电流。优选的，在上述阻抗校准电路中，所述第一上拉驱动单元包括：X+1个所述第一支路，该X+1所述第一支路依次为第0级第一支路-第X级第一支路，X为正整数；其中，第i级第一支路的导通阻抗为2iR1，i为不小于0且不大于X的整数。优选的，在上述阻抗校准电路中，所述第一支路包括：与非门、PMOS和第一线性无源电阻；所述PMOS的栅极与所述与非门的输出端连接，其源极接入所述接口供电电压，其漏极通过所述第一线性无源电阻与所述输入输出端口连接；所述与非门的两个输入端分别用于输入使能信号和所述第一数字控制信号。优选的，在上述阻抗校准电路中，所述下拉驱动单元包括：X+1个所述第二支路，该X+1所述第二支路依次为第0级第二支路-第X级第二支路，X为正整数；其中，第i级第二支路的导通阻抗为2iR2，i为不小于0且不大于X的整数。优选的，在上述阻抗校准电路中，所述第二支路包括：或非门、NMOS和第二线性无源电阻；所述NMOS的栅极与所述或非门的输出端连接，其漏极通过所述第二线性无源电阻与所述输入输出端口连接，其源极接地；所述或非门的两个输入端分别用于输入使能信号和所述第二数字控制信号。优选的，在上述阻抗校准电路中，所述上拉控制模块包括：第一比较器、上拉控制器、第二上拉驱动单元和外接校准电阻；所述第二上拉驱动单元具有多个并联的第三支路，所述第三支路连接在所述接口供电端与阻抗校准端口之间；所述第一比较器的输出端与上拉控制器的输入端连接，以驱动所述上拉控制器的两个输出端分别输出所述第一数字控制信号和第三数字控制信号，其负相输入端与所述阻抗校准端口连接，其正相输入端用于输入所述上拉参考电压；所述第三数字控制信号用于控制所述第三支路的导通状态；所述外接校准电阻连接在所述阻抗校准端口与接地端之间。优选的，在上述阻抗校准电路中，所述第三支路与所述第一支路相同，所述第二上拉驱动单元与所述第一上拉驱动单元相同。优选的，在上述阻抗校准电路中，所述下拉控制模块包括：第二比较器和下拉控制器；所述第二比较器的输出端与所述下拉控制器的输入端连接，以驱动所述下拉控制器的输出端输出所述第二数字控制信号，其正相输入端用于输入所述下拉参考电压，其负相输入端连接所述输入输出端口。优选的，在上述阻抗校准电路中，所述可调分压模块包括：第一参考电压调整结构、第二参考电压调整结构和第三参考电压调整结构；所述第一参考电压调整结构连接在所述接口供电端与所述下拉参考电压的输出节点之间；所述第二参考电压调整结构连接在所述下拉参考电压的输出节点与所述上拉参考电压的输出节点之间；所述第三参考电压调整结构连接在所述上拉参考电压的输出节点与所述接地端之间。本专利技术还提供了一种上述任一项所述阻抗校准电路的校准控制方法，其特征在于，包括：对第一上拉驱动单元中各第一支路进行复位；判断所述第一上拉驱动单元的标识位N是否满足校准条件；如果否，进行第一上拉驱动单元的校准操作；如果是，输出第一数字控制信号；输出第一数字控制信号后，对下拉驱动单元中各第二支路进行复位；判断所述下拉驱动单元的标识位N是否满足校准条件；如果否，进行第二上拉驱动单元的校准操作；如果是，输出第二数字控制信号。通过上述描述可知，本专利技术技术方案提供的NAND物理接口的阻抗校准电路及校准控制方法中，可调分压模块可以将输出的参考电压分为上拉参考电压和下拉参考电压，通过可调分压模块可以动态调整上拉参考电压和下拉参考电压，起到改善接口电路功耗表现的作用。通过组合驱动模块，在兼具阻抗匹配和驱动功能得同时，可以实现不同导通电阻支路的配置组合，能够起到降低系统功耗，提高工艺兼容性的作用。进一步的，可以设置可调分压模块由分压电阻和开关晶体管组成，可以根据电路工艺、温度以及电压的变化，合理的配置调节电阻的阻值和数量，进而起到降低功耗，提高工艺兼容性的作用。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述本文档来自技高网...

【技术保护点】
1.一种计算机闪存设备物理接口的阻抗校准电路，其特征在于，包括：/n组合驱动模块，具有第一上拉驱动单元和下拉驱动单元；所述第一上拉驱动单元具有多个并联的第一支路，所述第一支路连接在接口供电端与输入输出端口之间，所述第一支路的导通阻抗互不相同；所述接口供电端用于提供接口供电电压；所述下拉驱动单元具有多个并联的第二支路，所述第二支路连接在所述输入输出端口与接地端之间，所述第二支路的导通阻抗互不相同；/n可调分压模块，用于提供动态调整的上拉参考电压和下拉参考电压；/n上拉控制模块，用于基于所述上拉参考电压输出第一数字控制信号；所述第一数字控制信号用于控制所述第一支路的导通状态；/n下拉控制模块，用于基于所述下拉参考电压输出第二数字控制信号；所述第二数字控制信号用于控制所述第二支路的导通状态；/n其中，所述可调分压模块用于动态配置所述上拉参考电压和所述下拉参考电压，降低所述上拉控制模块中上拉控制电流以及所述下拉控制模块中的下拉控制电流。/n

【技术特征摘要】
1.一种计算机闪存设备物理接口的阻抗校准电路，其特征在于，包括：
组合驱动模块，具有第一上拉驱动单元和下拉驱动单元；所述第一上拉驱动单元具有多个并联的第一支路，所述第一支路连接在接口供电端与输入输出端口之间，所述第一支路的导通阻抗互不相同；所述接口供电端用于提供接口供电电压；所述下拉驱动单元具有多个并联的第二支路，所述第二支路连接在所述输入输出端口与接地端之间，所述第二支路的导通阻抗互不相同；
可调分压模块，用于提供动态调整的上拉参考电压和下拉参考电压；
上拉控制模块，用于基于所述上拉参考电压输出第一数字控制信号；所述第一数字控制信号用于控制所述第一支路的导通状态；
下拉控制模块，用于基于所述下拉参考电压输出第二数字控制信号；所述第二数字控制信号用于控制所述第二支路的导通状态；
其中，所述可调分压模块用于动态配置所述上拉参考电压和所述下拉参考电压，降低所述上拉控制模块中上拉控制电流以及所述下拉控制模块中的下拉控制电流。


2.根据权利要求1所述的阻抗校准电路，其特征在于，所述第一上拉驱动单元包括：X+1个所述第一支路，该X+1所述第一支路依次为第0级第一支路-第X级第一支路，X为正整数；
其中，第i级第一支路的导通阻抗为2iR1，i为不小于0且不大于X的整数。


3.根据权利要求1所述的阻抗校准电路，其特征在于，所述第一支路包括：与非门、PMOS和第一线性无源电阻；
所述PMOS的栅极与所述与非门的输出端连接，其源极接入所述接口供电电压，其漏极通过所述第一线性无源电阻与所述输入输出端口连接；
所述与非门的两个输入端分别用于输入使能信号和所述第一数字控制信号。


4.根据权利要求1所述的阻抗校准电路，其特征在于，所述下拉驱动单元包括：X+1个所述第二支路，该X+1所述第二支路依次为第0级第二支路-第X级第二支路，X为正整数；
其中，第i级第二支路的导通阻抗为2iR2，i为不小于0且不大于X的整数。


5.根据权利要求1所述的阻抗校准电路，其特征在于，所述第二支路包括：或非门、NMOS和第二线性无源电阻；
所述NMOS的栅极与所述或非门的输出端连接，其漏极通过所述第二线性无源电阻与所述输入输出端口连接，其源极接地；
所述或非门的两个输入端分别用于...

【专利技术属性】
技术研发人员：刘飞，陈胜宇，霍宗亮，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11