一种提高PCIE控制DDR通信速率的装置及方法制造方法及图纸

本发明专利技术公开了一种提高PCIE控制DDR通信速率的方法，包括如下步骤：S01：中央处理器下发控制指令至FPGA；S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；S03：中央处理器下发读取指令至FPGA；S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。本发明专利技术提供的一种提高PCIE控制DDR通信速率的装置及方法，将待读出DDR数据进行了预读取，省去了FPGA中PCIE单元和DDR单元之间通信的时间，大大提高了中央处理器通过PCIE总线读取DDR数据的时间。

【技术实现步骤摘要】
一种提高PCIE控制DDR通信速率的装置及方法
本专利技术涉及PCIE传输速率领域，具体涉及一种提高PCIE控制DDR通信速率的装置及方法。
技术介绍
PCIE(PeripheralComponentInterconnectExpress)总线由于其开放性和通用性，在通讯领域得到了极为广泛的应用。当中央处理器(CPU)通过PCIE总线控制FPGA(FieldProgrammableGateArray)下挂载的多个DDR(DataDirectionRegister)时，通常采用如下方式进行控制：S01：中央处理器通过PCIE总线向FPGA中PCIE单元下发读取指令；其中FPGA包括PCIE单元和多个DDR单元，且PCIE单元用于连接PCIE总线，每个DDR单元连接一个对应的DDR。S02：PCIE接收到读取指令之后，通过互通接口将读取指令传输给DDR单元；S03：DDR单元接收到读取指令之后，根据读取指令读取待DDR数据；S04：DDR单元将读取的DDR数据通过互通接口传输至PCIE单元；>S05：PCIE单本文档来自技高网...

【技术保护点】
1.一种提高PCIE控制DDR通信速率的方法，其特征在于，包括如下步骤：/nS01：中央处理器下发控制指令至FPGA；/nS02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；/nS03：中央处理器下发读取指令至FPGA；/nS04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。/n

【技术特征摘要】
1.一种提高PCIE控制DDR通信速率的方法，其特征在于，包括如下步骤：
S01：中央处理器下发控制指令至FPGA；
S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；
S03：中央处理器下发读取指令至FPGA；
S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。


2.根据权利要求1所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S01中控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器。


3.根据权利要求2所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；M为大于0的整数；所述步骤S01具体包括：
S011：所述中央处理器下发片选寄存器至所述PCIE单元；
S012：所处中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。


4.根据权利要求3所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S02具体包括：
S021：所述DDR单元接收到开始信号寄存器之后，读取待读出DDR数据，并进行缓存；
S022：所述DDR单元缓存的待读出DDR数据通过互通接口传输至所述PCIE单元进行缓存。


5.根据权利要求4所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S03中所述中央处理器下发读取指令至所述PCIE单元。


6.根据权利要求5所述的一种提...

【专利技术属性】
技术研发人员：程绪，
申请(专利权)人：上海御渡半导体科技有限公司，
类型：发明
国别省市：上海;31