一种提高PCIE控制DDR通信速率的装置及方法制造方法及图纸

本发明专利技术公开了一种提高PCIE控制DDR通信速率的方法，包括如下步骤：S01：中央处理器下发控制指令至FPGA；S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；S03：中央处理器下发读取指令至FPGA；S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。本发明专利技术提供的一种提高PCIE控制DDR通信速率的装置及方法，将待读出DDR数据进行了预读取，省去了FPGA中PCIE单元和DDR单元之间通信的时间，大大提高了中央处理器通过PCIE总线读取DDR数据的时间。

【技术实现步骤摘要】
一种提高PCIE控制DDR通信速率的装置及方法
本专利技术涉及PCIE传输速率领域，具体涉及一种提高PCIE控制DDR通信速率的装置及方法。
技术介绍
PCIE(PeripheralComponentInterconnectExpress)总线由于其开放性和通用性，在通讯领域得到了极为广泛的应用。当中央处理器(CPU)通过PCIE总线控制FPGA(FieldProgrammableGateArray)下挂载的多个DDR(DataDirectionRegister)时，通常采用如下方式进行控制：S01：中央处理器通过PCIE总线向FPGA中PCIE单元下发读取指令；其中FPGA包括PCIE单元和多个DDR单元，且PCIE单元用于连接PCIE总线，每个DDR单元连接一个对应的DDR。S02：PCIE接收到读取指令之后，通过互通接口将读取指令传输给DDR单元；S03：DDR单元接收到读取指令之后，根据读取指令读取待DDR数据；S04：DDR单元将读取的DDR数据通过互通接口传输至PCIE单元；S05：PCIE单元解析DDR数据，并将其通过PCIE总线传输至中央处理器。在完整的产品框架内，中央处理器需要读取每一片VP主板的DDR内存数据，每片VP有32Gb大小的DDR内存数据，单块业务板有8片VP，整个系统内的单板数量有几十块，按照传统的PCIE控制多片FPGA下挂载的DDR的模式，读取每一片VP(32Gb)数据需要的时间将近1分钟的时间，如果对整个系统所有的内存数据进行读取完成则需要几个小时的时间，这对于上层软件的处理分析是非常缓慢的，所以提升PCIE读取DDR数据的速度迫在眉睫。
技术实现思路
本专利技术的目的是提供的一种提高PCIE控制DDR通信速率的装置及方法，将待读出DDR数据进行了预读取，省去了FPGA中PCIE单元和DDR单元之间通信的时间，大大提高了中央处理器通过PCIE总线读取DDR数据的时间。为了实现上述目的，本专利技术采用如下技术方案：一种提高PCIE控制DDR通信速率的方法，包括如下步骤：S01：中央处理器下发控制指令至FPGA；S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；S03：中央处理器下发读取指令至FPGA；S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。进一步地，所述步骤S01中控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器。进一步地，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；M为大于0的整数；所述步骤S01具体包括：S011：所述中央处理器下发片选寄存器至所述PCIE单元；S012：所处中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。进一步地，所述步骤S02具体包括：S021：所述DDR单元接收到开始信号寄存器之后，读取待读出DDR数据，并进行缓存；S022：所述DDR单元缓存的待读出DDR数据通过互通接口传输至所述PCIE单元进行缓存。进一步地，所述步骤S03中所述中央处理器下发读取指令至所述PCIE单元。进一步地，所述步骤S04中所述PCIE单元接收到读取指令之后，将缓存的待读出DDR数据通过PCIE总线传输至中央处理器。一种提高PCIE控制DDR通信速率的装置，包括中央处理器、FPGA和M个DDR，其中，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；所述PCIE单元通过PCIE总线连接所述中央处理器，所述DDR单元通过DDR总线分别连接对应的DDR；M为大于0的整数；所述中央处理器下发控制指令至所述FPGA，所述DDR单元根据所述下发指令将待读出DDR数据缓存至所述FPGA中；所述中央处理器下发读取指令，所述FPGA中缓存的DDR数据通过PCIE总线传输至中央处理器。进一步地，所述控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器；所述中央处理器下发片选寄存器至所述PCIE单元，所述中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。进一步地，所述DDR单元接收到所述开始信号寄存器之后读取待读出DDR数据，并进行缓存；所述DDR单元缓存的待读出DDR数据通过互通接口传输至所述PCIE单元进行缓存。进一步地，所述中央处理单元下发读取指令之后，所述PCIE单元缓存的待读出DDR数据通过PCIE总线传输至所述中央处理器。本专利技术具有如下有益效果：本专利技术通过控制指令，将待读出DDR数据进行了预读取，并缓存在FPGA的PCIE单元中，而PCIE单元直接通过PCIE总线连接中央处理器。鉴于PCIE总线每次传输的有限性，现有技术中控制方式需要多次向FPGA发送读取指令，且每一次DDR数据均需要在FPGA内部从DDR单元传输至PCIE单元，在这期间，中央处理器处于等待时间；本专利技术不同于现有技术的地方在于通过控制指令，一次就可以将所有的DDR数据缓存至PCIE单元，当中央处理器下发读取指令时，只需要直接在PCIE单元中进行读取即可，省去了FPGA中PCIE单元和DDR单元之间通信的时间，大大提高了中央处理器通过PCIE总线读取DDR数据的时间。附图说明附图1为本专利技术一种提高PCIE控制DDR通信速率的装置示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术的具体实施方式做进一步的详细说明。请参阅附图1，本专利技术提供的一种提高PCIE控制DDR通信速率的方法，包括如下步骤：S01：中央处理器下发控制指令至FPGA，FPGA包括PCIE单元和M个DDR单元，每个DDR单元通过DDR总线连接一个DDR；M为大于0的整数；PCIE单元通过PCIE总线连接中央处理器，DDR单元通过DDR总线分别连接各个DDR。本专利技术中FPGA下可以外挂多个DDR，每一个DDR通过DDR总线连接至对应的DDR单元。具体的，本专利技术中控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器。其中，片选寄存器用于控制FPGA和哪一个DDR单元进行数据通信，每一个DDR单元对应FPGA外挂的一个DDR。长度寄存器用于确定本次读周期需要读取的数据总长度。初始地址寄存器用于确定本次读周期中待读出DDR数据的开始地址。开始信号寄存器用于控制对应的DDR单元进行数据读取。本专利技术中片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器均为控制信号。本步骤具体包括：S011：中央处理器下发片选寄存器至PCIE单元；S012：中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。S02：FPGA接收到控制指令之后，将待读出DDR数据缓存至FP本文档来自技高网...

【技术保护点】
1.一种提高PCIE控制DDR通信速率的方法，其特征在于，包括如下步骤：/nS01：中央处理器下发控制指令至FPGA；/nS02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；/nS03：中央处理器下发读取指令至FPGA；/nS04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。/n

【技术特征摘要】
1.一种提高PCIE控制DDR通信速率的方法，其特征在于，包括如下步骤：
S01：中央处理器下发控制指令至FPGA；
S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；
S03：中央处理器下发读取指令至FPGA；
S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。


2.根据权利要求1所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S01中控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器。


3.根据权利要求2所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；M为大于0的整数；所述步骤S01具体包括：
S011：所述中央处理器下发片选寄存器至所述PCIE单元；
S012：所处中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。


4.根据权利要求3所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S02具体包括：
S021：所述DDR单元接收到开始信号寄存器之后，读取待读出DDR数据，并进行缓存；
S022：所述DDR单元缓存的待读出DDR数据通过互通接口传输至所述PCIE单元进行缓存。


5.根据权利要求4所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S03中所述中央处理器下发读取指令至所述PCIE单元。


6.根据权利要求5所述的一种提...

【专利技术属性】
技术研发人员：程绪，
申请(专利权)人：上海御渡半导体科技有限公司，
类型：发明
国别省市：上海;31