三维NAND存储串及其制备方法技术

本发明专利技术提供一种三维NAND存储串及其制备方法，该方法包括：提供半导体衬底；于半导体衬底上形成堆叠结构，堆叠结构包括交替层叠的若干层第一介质层及若干层含第一导电类型元素的牺牲层；退火工艺将形成于堆叠结构中的第二导电类型的半导体层部分改性为第一导电类型的半导体层；于若干层第一介质层的表面及侧壁、第一导电类型的半导体层的侧壁形成复合层；去除含第一导电类型元素的牺牲层并于此位置形成控制栅。通过退火工艺部分反型导电类型，形成有结型存储单元，并串联若干个存储单元形成三维NAND有结型存储串；设置跑道形导电沟道层，可有效增大控制栅与复合层的接触面积，延长NAND存储串的电荷保持时间，提高NAND存储串的存储性能。

【技术实现步骤摘要】
三维NAND存储串及其制备方法
本专利技术涉及半导体存储器件领域，特别是涉及一种三维NAND存储串及其制备方法。
技术介绍
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器器件存在持续的需求。为了改善存储器的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续减小，其制备工艺遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等，造成存储信号冲突和干扰显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，具有三维(3D)结构的存储器件近年来的研究逐渐升温，通过将存储器单元三维地布置在衬底上来提高集成密度。3DNAND存储器是一种存储单元三维堆叠的闪存器件，相比平面型NAND存储器在单位面积上用于更高的存储密度，现有的3DNAND存储单元架构通常为垂直沟道、水平控制栅层设计。现有的3DNAND通常为无结型(P-N结)存储串，一般是先交替沉积介质层和牺牲层，形成堆叠结构，再于堆叠结构中形成贯穿的凹槽，于凹槽中形成垂直沟道，垂直沟道的掺杂类型相同，整个存储串上的存储单元中源极、漏极及沟道的掺杂类型相同，所以不形成结。无结型的NAND存储器与有结型的NAND存储器的写入和读出方式不同，性能各有优劣，可根据不同的使用情况选择使用。基于以上所述，提供一种有结型3DNAND存储串及其制备方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种三维NAND存储串及其制备方法，用于解决现有技术中三维NAND存储串的结构只有无结型等的问题。为实现上述目的及其他相关目的，本专利技术提供一种三维NAND存储串的制备方法，其特征在于，所述制备方法至少包括：提供半导体衬底；在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替层叠的若干层第一介质层及若干层含第一导电类型元素的牺牲层；形成贯穿所述堆叠结构的凹槽：于所述凹槽中形成第二导电类型的半导体层；采用退火工艺使所述含第一导电类型元素的牺牲层中的第一导电类型元素沿横向扩散进入所述第二导电类型的半导体层内，使与所述含第一导电类型元素的牺牲层横向对应区域中的所述第二导电类型的半导体层反型为第一导电类型的半导体层，并由所述第一导电类型的半导体层及所述第二导电类型的半导体层形成三维NAND存储串的导电沟道层；形成贯穿且延伸整个所述堆叠结构的沟槽；选择性去除所述含第一导电类型元素的牺牲层，以于相邻两所述第一介质层之间形成开口，所述开口显露所述第一导电类型的半导体层的周侧；于若干层所述第一介质层的表面及侧壁、所述第一导电类型的半导体层的周侧形成复合层，所述复合层依次包括隧穿介质层、电荷捕获层及栅极介质层；于所述开口中形成控制栅。可选地，所述制备方法还包括：于若干层所述控制栅表面形成字线插塞，并在所述子线插塞顶部形成字线；于所述堆叠结构上形成第二介质层；形成贯穿所述第二介质层且与所述导电沟道层连接的位线插塞，并在所述位线插塞顶部形成位线。进一步地，形成所述字线插塞的步骤包括：逐步刻蚀若干层所述第一介质层及若干层所述控制栅形成阶梯型构造，以露出每层所述控制栅；于露出的所述控制栅表面上形成所述字线插塞。可选地，所述退火工艺的退火温度介于700℃～900℃之间，所述退火工艺的退火时间介于10min～60min之间。可选地，所述凹槽在横向方向上的形状呈跑道形状。可选地，所述半导体衬底包括第二导电类型的半导体衬底，所述半导体衬底中形成有间隔设置的第一导电类型的有源区，所述三维NAND存储串形成于所述第一导电类型的有源区上。可选地，所述第一介质层的材料包括由氧化硅、氮化硅、氮氧化硅及碳氧化硅组成的群组中的一种或两种以上组合，所述含第一导电类型元素的牺牲层的材料包括含第一导电类型元素的硅玻璃。可选地，采用各向异性干刻工艺形成所述凹槽，所述第二导电类型的半导体层包括第二导电类型的多晶硅。可选地，采用原子层沉积工艺或化学气相沉积工艺形成所述隧穿介质层、所述电荷捕获层及所述栅极介质层，所述隧穿介质层的材料包括氧化硅，所述电荷捕获层的材料包括氮化硅，所述栅极介质层的材料包括氧化硅、氧化铝或高K介质。可选地，采用有机金属化学气相沉积工艺形成所述控制栅，所述控制栅的材料包括氮化钽或钨。本专利技术还提供一种三维NAND存储串，其特征在于，所述三维NAND存储串至少包括：半导体衬底；沿竖直方向设置于所述半导体衬底上的NAND存储串，所述NAND存储串包括：叠层结构，所述叠层结构包括交替层叠的若干层第一介质层及若干层控制栅；一个在竖直方向延伸并穿过所述叠层结构的导电沟道层，所述导电沟道层包括交替层叠的若干层第一导电类型的半导体层及若干层第二导电类型的半导体层，其中，各所述第二导电类型的半导体层与相应的所述第一介质层位于同一层，各所述第一导电类型的半导体层与相应的所述控制栅位于同一层；一层形成在若干层所述第一介质层的表面及侧壁、所述第一导电类型的半导体层的周侧的复合层，所述复合层由内向外依次包括隧穿介质层、电荷捕获层及栅极介质层。可选地，所述三维NAND存储串还包括：若干个字线插塞，若干个所述字线插塞形成于各所述控制栅表面上；字线，所述字线形成于各所述字线插塞顶部；第二介质层，所述第二介质层形成于所述叠层结构上；一个位线插塞，所述位线插塞贯穿所述第二介质层且与所述导电沟道层连接；位线，所述位线形成于所述位线插塞的顶部。可选地，所述导电沟道层在横向方向上的形状呈跑道形状。可选地，所述半导体衬底包括第二导电类型的半导体衬底，所述半导体衬底中形成有间隔设置的第一导电类型的有源区，所述三维NAND存储串形成于所述第一导电类型的有源区上。可选地，所述第一介质层的材料包括由氧化硅、氮化硅、氮氧化硅及碳氧化硅组成的群组中的一种或两种以上组合。可选地，所述第一导电类型的半导体层包括第一导电类型的多晶硅，所述第二导电类型的半导体层包括第二导电类型的多晶硅。可选地，所述隧穿介质层的材料包括氧化硅，所述电荷捕获层的材料包括氮化硅，所述栅极介质层的材料包括氧化硅、氧化铝或高K介质，所述控制栅的材料包括氮化钽或钨。如上所述，本专利技术的三维NAND存储串及其制备方法，通过退火工艺使含第一导电类型元素的牺牲层中的第一导电类型元素沿横向扩散进入第二导电类型的半导体层，使第二导电类型的半导体层反型为第一导电类型的半导体层，此时第一导电类型的半导体层上下两侧是第二导电类型的半导体层，由此形成有结型存储单元，并且若干个存储单元串联形成本实施例制备方法制成的三维NAND存储串，且该三维NAND存储串为有结型存储串；另外，将导电沟道层、复合层设置为跑道形，跑道形相对于圆形等无棱角形本文档来自技高网...

【技术保护点】
1.一种三维NAND存储串的制备方法，其特征在于，所述制备方法至少包括：/n提供半导体衬底；/n在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替层叠的若干层第一介质层及若干层含第一导电类型元素的牺牲层；/n形成贯穿所述堆叠结构的凹槽：/n于所述凹槽中形成第二导电类型的半导体层；/n采用退火工艺使所述含第一导电类型元素的牺牲层中的第一导电类型元素沿横向扩散进入所述第二导电类型的半导体层内，使与所述含第一导电类型元素的牺牲层横向对应区域中的所述第二导电类型的半导体层反型为第一导电类型的半导体层，并由所述第一导电类型的半导体层及所述第二导电类型的半导体层形成三维NAND存储串的导电沟道层；/n形成贯穿且延伸整个所述堆叠结构的沟槽；/n选择性去除所述含第一导电类型元素的牺牲层，以于相邻两所述第一介质层之间形成开口，所述开口显露所述第一导电类型的半导体层的周侧；/n于若干层所述第一介质层的表面及侧壁、所述第一导电类型的半导体层的周侧形成复合层，所述复合层依次包括隧穿介质层、电荷捕获层及栅极介质层；/n于所述开口中形成控制栅。/n

【技术特征摘要】
1.一种三维NAND存储串的制备方法，其特征在于，所述制备方法至少包括：
提供半导体衬底；
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替层叠的若干层第一介质层及若干层含第一导电类型元素的牺牲层；
形成贯穿所述堆叠结构的凹槽：
于所述凹槽中形成第二导电类型的半导体层；
采用退火工艺使所述含第一导电类型元素的牺牲层中的第一导电类型元素沿横向扩散进入所述第二导电类型的半导体层内，使与所述含第一导电类型元素的牺牲层横向对应区域中的所述第二导电类型的半导体层反型为第一导电类型的半导体层，并由所述第一导电类型的半导体层及所述第二导电类型的半导体层形成三维NAND存储串的导电沟道层；
形成贯穿且延伸整个所述堆叠结构的沟槽；
选择性去除所述含第一导电类型元素的牺牲层，以于相邻两所述第一介质层之间形成开口，所述开口显露所述第一导电类型的半导体层的周侧；
于若干层所述第一介质层的表面及侧壁、所述第一导电类型的半导体层的周侧形成复合层，所述复合层依次包括隧穿介质层、电荷捕获层及栅极介质层；
于所述开口中形成控制栅。


2.根据权利要求1所述的三维NAND存储串的制备方法，其特征在于，所述制备方法还包括：
于若干层所述控制栅表面形成字线插塞，并在所述子线插塞顶部形成字线；
于所述堆叠结构上形成第二介质层；
形成贯穿所述第二介质层且与所述导电沟道层连接的位线插塞，并在所述位线插塞顶部形成位线。


3.根据权利要求2所述的三维NAND存储串的制备方法，其特征在于，形成所述字线插塞的步骤包括：
逐步刻蚀若干层所述第一介质层及若干层所述控制栅形成阶梯型构造，以露出每层所述控制栅；
于露出的所述控制栅表面上形成所述字线插塞。


4.根据权利要求1所述的三维NAND存储串的制备方法，其特征在于：所述退火工艺的退火温度介于700℃～900℃之间，所述退火工艺的退火时间介于10min～60min之间。


5.根据权利要求1所述的三维NAND存储串的制备方法，其特征在于：所述凹槽在横向方向上的形状呈跑道形状。


6.根据权利要求1所述的三维NAND存储串的制备方法，其特征在于：所述半导体衬底包括第二导电类型的半导体衬底，所述半导体衬底中形成有间隔设置的第一导电类型的有源区，所述三维NAND存储串形成于所述第一导电类型的有源区上。


7.根据权利要求1所述的三维NAND存储串的制备方法，其特征在于：所述第一介质层的材料包括由氧化硅、氮化硅、氮氧化硅及碳氧化硅组成的群组中的一种或两种以上组合，所述含第一导电类型元素的牺牲层的材料包括含第一导电类型元素的硅玻璃。


8.根据权利要求1所述的三维NAND存储串的制备方法，其特征在于：采用各向异性干刻工艺形成所述凹槽，所述第二导电类型的半导体层包括第二导电类型的多晶硅...

【专利技术属性】
技术研发人员：肖德元，张汝京，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：山东;37