【技术实现步骤摘要】
三维NAND存储串及其制备方法
本专利技术涉及半导体存储器件领域,特别是涉及一种三维NAND存储串及其制备方法。
技术介绍
随着对高度集成电子装置的持续重视,对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器器件存在持续的需求。为了改善存储器的密度,业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续减小,其制备工艺遇到了各种挑战:物理极限,如曝光技术极限、显影技术极限及存储电子密度极限等,造成存储信号冲突和干扰显著增大,以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制,具有三维(3D)结构的存储器件近年来的研究逐渐升温,通过将存储器单元三维地布置在衬底上来提高集成密度。3DNAND存储器是一种存储单元三维堆叠的闪存器件,相比平面型NAND存储器在单位面积上用于更高的存储密度,现有的3DNAND存储单元架构通常为垂直沟道、水平控制栅层设计。现有的3DNAND通常为无结型(P-N结)存储串,一般是先交替沉积介质层和牺牲层,形成堆叠结构,再于堆叠结构中形成贯穿的凹槽,于凹槽中形成垂直沟道,垂直沟道的掺杂类型相同,整个存储串上的存储单元中源极、漏极及沟道的掺杂类型相同,所以不形成结。无结型的NAND存储器与有结型的NAND存储器的写入和读出方式不同,性能各有优劣,可根据不同的使用情况选择使用。基于以上所述,提供一种有结型3DNAND存储串及其制备方法实属必要。
技术实现思路
鉴于以上所述现有技术的 ...
【技术保护点】
1.一种三维NAND存储串的制备方法,其特征在于,所述制备方法至少包括:/n提供半导体衬底;/n在所述半导体衬底上形成堆叠结构,所述堆叠结构包括交替层叠的若干层第一介质层及若干层含第一导电类型元素的牺牲层;/n形成贯穿所述堆叠结构的凹槽;/n于所述凹槽的侧壁及底部形成第二导电类型的半导体层,所述第二导电类型的半导体层未填满所述凹槽,所述第二导电类型的半导体层在所述凹槽中构成中空管状结构;/n采用退火工艺使所述含第一导电类型元素的牺牲层中的第一导电类型元素沿横向扩散进入所述第二导电类型的半导体层内,使与所述含第一导电类型元素的牺牲层横向对应区域中的所述第二导电类型的半导体层反型为第一导电类型的半导体层,并由所述第一导电类型的半导体层及所述第二导电类型的半导体层形成三维NAND存储串的导电沟道层;/n形成贯穿且延伸整个所述堆叠结构的沟槽;/n选择性去除所述含第一导电类型元素的牺牲层,以于相邻两所述第一介质层之间形成开口,所述开口显露所述第一导电类型的半导体层的周侧;/n于若干层所述第一介质层的表面及侧壁、所述第一导电类型的半导体层的周侧形成复合层,所述复合层依次包括隧穿介质层、电荷捕获层及 ...
【技术特征摘要】
1.一种三维NAND存储串的制备方法,其特征在于,所述制备方法至少包括:
提供半导体衬底;
在所述半导体衬底上形成堆叠结构,所述堆叠结构包括交替层叠的若干层第一介质层及若干层含第一导电类型元素的牺牲层;
形成贯穿所述堆叠结构的凹槽;
于所述凹槽的侧壁及底部形成第二导电类型的半导体层,所述第二导电类型的半导体层未填满所述凹槽,所述第二导电类型的半导体层在所述凹槽中构成中空管状结构;
采用退火工艺使所述含第一导电类型元素的牺牲层中的第一导电类型元素沿横向扩散进入所述第二导电类型的半导体层内,使与所述含第一导电类型元素的牺牲层横向对应区域中的所述第二导电类型的半导体层反型为第一导电类型的半导体层,并由所述第一导电类型的半导体层及所述第二导电类型的半导体层形成三维NAND存储串的导电沟道层;
形成贯穿且延伸整个所述堆叠结构的沟槽;
选择性去除所述含第一导电类型元素的牺牲层,以于相邻两所述第一介质层之间形成开口,所述开口显露所述第一导电类型的半导体层的周侧;
于若干层所述第一介质层的表面及侧壁、所述第一导电类型的半导体层的周侧形成复合层,所述复合层依次包括隧穿介质层、电荷捕获层及栅极介质层;
于所述开口中形成控制栅。
2.根据权利要求1所述的三维NAND存储串的制备方法,其特征在于:进行退火工艺之前,还包括于所述中空管结构中填充绝缘材料层的步骤。
3.根据权利要求1所述的三维NAND存储串的制备方法,其特征在于:所述制备方法还包括:
于若干层所述控制栅表面形成字线插塞,并在所述子线插塞顶部形成字线;
于所述堆叠结构上形成第二介质层;
形成贯穿所述第二介质层且与所述导电沟道层连接的位线插塞,并在所述位线插塞顶部形成位线。
4.根据权利要求3所述的三维NAND存储串的制备方法,其特征在于:形成所述字线插塞的步骤包括:
逐步刻蚀若干层所述第一介质层及若干层所述控制栅形成阶梯型构造,以露出每层所述控制栅;
于露出的所述控制栅表面上形成所述字线插塞。
5.根据权利要求1所述的三维NAND存储串的制备方法,其特征在于:所述退火工艺的退火温度介于700℃~900℃之间,所述退火工艺的退火时间介于10min~60min之间。
6.根据权利要求1所述的三维NAND存储串的制备方法,其特征在于:所述凹槽在横向方向上的形状呈圆角矩形形状。
7.根据权利要求1所述的三维NAND存储串的制备方法,其特征在于:所述半导体衬底包括第二导电类型的半导体衬底,所述半导体衬底中形成有间隔设置的第一导电类型的有源区,所述三维NAND存储串形成于所述第一导电类型的有源区上。
8.根据权利要求1所述的三维NAND存储串的制备方法,其特征在于:所述第一介质层的材料包括由氧化硅、氮化硅、氮氧化硅及碳氧化硅组成的群组中的一种或两种以上组合,所述含第一导电类型元素的牺牲层的材料包括含第一导电...
【专利技术属性】
技术研发人员:肖德元,
申请(专利权)人:芯恩青岛集成电路有限公司,
类型:发明
国别省市:山东;37
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