高速集成电路的补偿网络制造技术

说明性阻抗匹配电路以及方法在不显著地增加成本或面积需求的情况下提供了增强的性能。一个说明性集成电路实施例包括：引脚，该引脚被配置成用于经由具有寄生电容的焊料凸块连接至基板焊盘；电感器，该电感器将引脚耦合至发射电路或者接收电路；第一静电放电(ESD)保护设备，该第一静电放电保护设备电连接至电感器的引脚端；以及第二ESD保护设备，该第二ESD保护设备电连接至电感器的电路端，其中第一ESD保护设备具有第一电容，该第一电容加上寄生电容等于耦合至电感器的电路端的总电容。

【技术实现步骤摘要】
高速集成电路的补偿网络
本公开大体上涉及电子领域。本公开具体地涉及集成电路设备的终端高速数据链路。
技术介绍
随着集成电路(IC)变得越来越小并且越来越快，满足其输入/输出(I/O)需求变得越来越具有挑战性。并行数据总线受到偏斜(skew)、串扰以及与电子封装和信号完整性有关的其他问题的阻碍。偏斜(并行数据信号的到达时间的差异)现在经常接近或超过高速通信信号的符号间隔，并且随着信令频率继续增加，串扰也变得越来越严重。随着封装变得越来越小，它们对能够支持的I/O引脚的数量以及间隔造成了物理限制。(如本文中所使用的，术语“引脚”指的是用于将IC连接至该IC所安装的基板的电触点。)串行I/O具有某些优势，包括减少的引脚数以及相邻链路之间较少的干扰。为了使得多个信号能够被串行地携带，串行I/O总线配备了串行器/解串器(SERDES)接口。SERDES接口的串行器部分接受并行数据链路输入并且将其压缩为较少行的串行数据链路输出。SERDES接口的解串器部分接受串行数据链路输入并且将其扩展以重新构建原始并行数据。SERDES是有益的，因为它使得能够使用串行I/O以解决传统并行I/O的问题。SERDES接口包括接收器电路以及发射器电路，该接收器电路以及发射器电路可被包括作为任何集成电路(IC)的一部分，诸如用于对从各种其他芯片之间的数据传输进行路由的交换IC。串行I/O通信通常在远远长于信号的代表性波长的信道中发生。相应地，电磁传输线模型可以是分析该信道的最佳方式。如果驱动器的阻抗与信道的特性阻抗失配，则该驱动器无法有效地向信道递送能量。如果接收终端的输入阻抗与信道的特性阻抗失配，则该信道无法有效地将信号递送至终端。此类失配导致信号反射，并且如果存在不止一个失配，则信号反射可进行多次往返，导致信号干扰以及损耗。往返延迟使得此类干扰能够影响后续符号，通常增加定时恢复的难度并且增加误码率(BER)。电子设备通常采用安装在基板(诸如，电路板或插入件)上的IC。此类安装通常使用将引脚连接至基板上的焊盘的焊料凸块完成。在安装之前或在安装期间(或偶尔在安装之后)，IC引脚可能会受到静电放电(ESD)的影响；除非IC包含某种形式的ESD保护，否则这种高电压瞬变能够损坏IC的内部元件。ESD保护的原理是双重的：为提供低阻抗放电路径以分流ESD电流并且将引脚电压控制在安全水平以避免介电击穿。许多设备可被用于ESD元件，包括例如：二极管、MOS晶体管以及CMOS输出设备。ESD保护设备的固有电容在先进的CMOS技术中可以是较大的，例如，在2到8pF的范围内。在较高频率下，与该大电容相关的电抗变得与封装以及板接口的50Ω特性阻抗相当。这可导致显著的反射并且严重地限制芯片到芯片的信号带宽。图1以及图2是表示组装半导体封装中的传送Rx电路以及传统Tx电路的示意图。这些附图示出了单端传输线模型以更为清晰地示出本专利技术的原理，但是作为实际问题，差分信令因其更高的抗噪声性以及减少的衰减而是优选的。本
中的人员应当轻易地理解单端与差分信令设计之间相互关系以及如何在这些模式之间转换设备实现。在图1中，焊料凸块102将封装基板焊盘101电连接至SERDESRx电路110的引脚。ESD保护电路104被耦合至引脚以保护免受ESD的影响，并且终端元件105被耦合至引脚以提供偏置和/或近似阻抗匹配。ESD保护电路104可包括二极管、具有接地栅极的n型金属氧化物半导体晶体管、可控硅整流器或用于在不损害Rx电路110的情况下耗散高电压瞬变的替代机制。相似地，在图2中，凸块103将不同的封装基板焊盘101电连接至SERDESTx电路120的引脚。ESD保护电路106被耦合至引脚以保护免受ESD的影响。虽然可能存在分开的终端元件，但是较为通常的情况下Tx电路120具有电压偏置和/或近似阻抗匹配作为驱动器设计的固有特征。焊料凸块不仅仅提供电连接，也通常必须充当芯片与基板封装之间的结构连接和热流路径。(传统半导体封装中采用的接合线技术可能会受到寄生电感的影响，从而使得结合线不太适合高速信令。)由于这些其他功能以及接合机器的物理限制，焊料凸块的大小并没有随着IC线的宽度成比例减小。相应地，焊料凸块102、103通常表现与封装基板的接地平面之间不可减少的寄生电容。当I/O信令速率上升至千兆赫兹的范围中时，这种小型寄生电容自己或与IC的内部电容的组合可能足够导致反射以及信号损耗。图3是图1和图2的示意性表示，包括寄生电容。该示意图是信号线和地面之间五个元件的并行布置，大致按照它们的效应的大小进行编号。元件R1是表示终端元件的电阻器；元件C2是表示ESD保护电路的电容的电容器；元件C3是表示Rx电路的输入电容(或Tx电路的输出电容)的电容器；元件C5是表示终端元件的寄生电容的电容器；并且C6是表示焊料凸块连接的寄生电容的电容器。这些电容相加地组合并且在较高的频率下它们对于阻抗失配的影响被放大。阻抗失配的传统解决方案包括例如：通过例如增加信号线与地面之间的间隔来最小化寄生电容以减小电容耦合。然而，电路、终端、ESD以及凸块的固有电容通常无法令人满意地减小。SherifGalal等人于在2003年12月IEEE固态电路期刊第38卷第12期发表的题为“BroadbandESDProtectionCircuitsinCMOSTechnology(CMOS技术中的宽带ESD保护电路)”建议在信号线与ESD保护的IC上的Tx或Rx电路之间使用T线圈电路以最小化ESD电容的影响。图4示出了具有节点A、B以及X的T线圈电路。节点A被耦合至信号线，该信号线由等效电路元件Vin以及RS表示。节点X耦合至ESD保护的Tx或Rx电路，该ESD保护的Tx或Rx电路有等效的电路元件CL表示。节点B耦合至终端元件，该终端元件由等效的电阻RT表示。T线圈由节点A与节点B之间串联的互耦的电感器L1以及L2组成，其中它们的中间端子耦合至节点X。该电感器具有互耦系数k。T线圈进一步包括节点A与节点B之间耦合的桥接电容器CB。如果设计恰当，则T线圈显示纯阻性输入阻抗，因此可以在较宽的频率范围内提供良好的阻抗匹配。然而，该技术完全不能解决焊料凸块的寄生电容问题。授予XiaohongJiang等人的美国专利第8368174号建议在凸块与ESD保护的Rx电路之间使用电感器以形成pi配置，它在一些情况下可提供改进的插入性能。如果将该技术应用至我们的本SERDES示例，则示意性表示变成图5中所示出的。表示电感器的元件L3在元件C6(表示焊料凸块的寄生电容)与剩余元件(表示ESD保护、终端元件以及Tx或Rx电路)之间耦合。然而，当ESD电容和/或Tx/Rx电路的电容占主导地位时，该技术表现较差。
技术实现思路
相应地，本文中公开了在不显著地增加成本或面积需求的情况下提供了增强的性能的说明性阻抗匹配电路以及方法。一个说明性集成电路实施例包括：引脚，该引脚被配置成用于经由具有寄生电容的焊料凸块连接至基板焊盘；电感器，该电感器将该引脚耦合至发射或者接收电路；第一静电放电(ESD)保护本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)，包括：/n引脚，所述引脚被配置成用于经由焊料凸块连接至基板焊盘，所述焊料凸块具有寄生电容；/n电感器，所述电感器将所述引脚耦合至发射电路或接收电路；/n第一静电放电(ESD)保护设备，所述第一静电放电保护设备电连接至所述电感器的引脚端；以及/n第二ESD保护设备，所述第二ESD保护设备电连接至所述电感器的电路端，/n其中，所述第一ESD保护设备具有第一电容，所述第一电容与所述寄生电容相加等于耦合至所述电感器的所述电路端的总电容。/n

【技术特征摘要】
20190107 US 16/241,4811.一种集成电路(IC)，包括：
引脚，所述引脚被配置成用于经由焊料凸块连接至基板焊盘，所述焊料凸块具有寄生电容；
电感器，所述电感器将所述引脚耦合至发射电路或接收电路；
第一静电放电(ESD)保护设备，所述第一静电放电保护设备电连接至所述电感器的引脚端；以及
第二ESD保护设备，所述第二ESD保护设备电连接至所述电感器的电路端，
其中，所述第一ESD保护设备具有第一电容，所述第一电容与所述寄生电容相加等于耦合至所述电感器的所述电路端的总电容。


2.根据权利要求1所述的IC，其特征在于，所述第二ESD保护设备具有第二电容，其中所述发射电路或接收电路是具有输出电容的发射电路，并且其中所述总电容包括所述第二电容与所述输出电容之和。


3.根据权利要求1所述的IC，其特征在于，所述第二ESD保护设备具有第二电容，其中所述发射电路或者接收电路是具有输入电容的接收电路，并且其中所述总电容等于所述第二电容与所述输入电容以及终端元件的寄生电容之和。


4.根据权利要求1所述的IC，其特征在于，所述电感器的电感至少部分地基于所述总电容以及针对连接至所述基板焊盘的信号线所预期的特性阻抗来设置。


5.根据权利要求1所述的IC，其特征在于，所述电感器的电感至少部分地基于所述总电容来设置，以在所选择的频率下匹配针对连接至所述基板焊盘的信号线所预期的所述特性阻抗。


6.根据权利要求1所述的IC，进一步包括：
第二引脚，所述第二引脚被配置成用于经由第二焊料凸块连接至第二基板焊盘，所述第二焊料凸块具有第二寄生电容；
第二电感器，所述第二电感器将所述第二引脚耦合至所述发射电路或所述接收电路以携带不同的信号；
第三静电放电(ESD)保护设备，所述第三静电放电保护设备电连接至所述第二电感器的引脚端；以及
第四ESD保护设备，所述第四ESD保护设备电连接至所述电感器的电路端，
其中，所述第三ESD保护设备具有第三电容，所述第三电容与所述第二寄生电容相加等于耦合至所述电感器的所述第二电路端的第二总电容。


7.一种用于提供具有静电放电(ESD)保护的集成电路引脚的方法，所述方法包括：
估计将所述引脚连接至基板...

【专利技术属性】
技术研发人员：刘西柯，
申请(专利权)人：默升科技集团有限公司，
类型：发明
国别省市：开曼群岛;KY