高速集成电路的补偿网络制造技术

说明性阻抗匹配电路以及方法在不显著地增加成本或面积需求的情况下提供了增强的性能。一个说明性集成电路实施例包括：引脚，该引脚被配置成用于经由具有寄生电容的焊料凸块连接至基板焊盘；电感器，该电感器将引脚耦合至发射电路或者接收电路；第一静电放电(ESD)保护设备，该第一静电放电保护设备电连接至电感器的引脚端；以及第二ESD保护设备，该第二ESD保护设备电连接至电感器的电路端，其中第一ESD保护设备具有第一电容，该第一电容加上寄生电容等于耦合至电感器的电路端的总电容。

【技术实现步骤摘要】
高速集成电路的补偿网络
本公开大体上涉及电子领域。本公开具体地涉及集成电路设备的终端高速数据链路。
技术介绍
随着集成电路(IC)变得越来越小并且越来越快，满足其输入/输出(I/O)需求变得越来越具有挑战性。并行数据总线受到偏斜(skew)、串扰以及与电子封装和信号完整性有关的其他问题的阻碍。偏斜(并行数据信号的到达时间的差异)现在经常接近或超过高速通信信号的符号间隔，并且随着信令频率继续增加，串扰也变得越来越严重。随着封装变得越来越小，它们对能够支持的I/O引脚的数量以及间隔造成了物理限制。(如本文中所使用的，术语“引脚”指的是用于将IC连接至该IC所安装的基板的电触点。)串行I/O具有某些优势，包括减少的引脚数以及相邻链路之间较少的干扰。为了使得多个信号能够被串行地携带，串行I/O总线配备了串行器/解串器(SERDES)接口。SERDES接口的串行器部分接受并行数据链路输入并且将其压缩为较少行的串行数据链路输出。SERDES接口的解串器部分接受串行数据链路输入并且将其扩展以重新构建原始并行数据。SERDES是有益的，因为它使得能够使本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)，包括：/n引脚，所述引脚被配置成用于经由焊料凸块连接至基板焊盘，所述焊料凸块具有寄生电容；/n电感器，所述电感器将所述引脚耦合至发射电路或接收电路；/n第一静电放电(ESD)保护设备，所述第一静电放电保护设备电连接至所述电感器的引脚端；以及/n第二ESD保护设备，所述第二ESD保护设备电连接至所述电感器的电路端，/n其中，所述第一ESD保护设备具有第一电容，所述第一电容与所述寄生电容相加等于耦合至所述电感器的所述电路端的总电容。/n

【技术特征摘要】
20190107 US 16/241,4811.一种集成电路(IC)，包括：
引脚，所述引脚被配置成用于经由焊料凸块连接至基板焊盘，所述焊料凸块具有寄生电容；
电感器，所述电感器将所述引脚耦合至发射电路或接收电路；
第一静电放电(ESD)保护设备，所述第一静电放电保护设备电连接至所述电感器的引脚端；以及
第二ESD保护设备，所述第二ESD保护设备电连接至所述电感器的电路端，
其中，所述第一ESD保护设备具有第一电容，所述第一电容与所述寄生电容相加等于耦合至所述电感器的所述电路端的总电容。


2.根据权利要求1所述的IC，其特征在于，所述第二ESD保护设备具有第二电容，其中所述发射电路或接收电路是具有输出电容的发射电路，并且其中所述总电容包括所述第二电容与所述输出电容之和。


3.根据权利要求1所述的IC，其特征在于，所述第二ESD保护设备具有第二电容，其中所述发射电路或者接收电路是具有输入电容的接收电路，并且其中所述总电容等于所述第二电容与所述输入电容以及终端元件的寄生电容之和。


4.根据权利要求1所述的IC，其特征在于，所述电感器的电感至少部分地基于所述总电容以及针对连接至所述基板焊盘的信号线所预期的特性阻抗来设置。


5.根据权利要求1所述的IC，其特征在于，所述电感器的电感至少部分地基于所述总电容来设置，以在所选择的频率下匹配针对连接至所述基板焊盘的信号线所预期的所述特性阻抗。


6.根据权利要求1所述的IC，进一步包括：
第二引脚，所述第二引脚被配置成用于经由第二焊料凸块连接至第二基板焊盘，所述第二焊料凸块具有第二寄生电容；
第二电感器，所述第二电感器将所述第二引脚耦合至所述发射电路或所述接收电路以携带不同的信号；
第三静电放电(ESD)保护设备，所述第三静电放电保护设备电连接至所述第二电感器的引脚端；以及
第四ESD保护设备，所述第四ESD保护设备电连接至所述电感器的电路端，
其中，所述第三ESD保护设备具有第三电容，所述第三电容与所述第二寄生电容相加等于耦合至所述电感器的所述第二电路端的第二总电容。


7.一种用于提供具有静电放电(ESD)保护的集成电路引脚的方法，所述方法包括：
估计将所述引脚连接至基板...

【专利技术属性】
技术研发人员：刘西柯，
申请(专利权)人：默升科技集团有限公司，
类型：发明
国别省市：开曼群岛;KY