半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：形成基底，包括衬底以及凸出于衬底的鳍部，基底包括用于形成输入/输出器件的外围区和用于形成核心器件的核心区；形成横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁；对外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；形成非晶化区后，对非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；形成第一轻掺杂区后，在栅极结构两侧的鳍部内形成源漏掺杂层。本发明专利技术实施例有利于改善输入/输出器件的GIDL问题和带间隧穿效应。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinField-EffectTransistor，FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。此外，半导体器件按照功能区分主要分为核心(Core)器件和输入/输出(I/O)器件。通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多。而且，随着核心器件沟道长度的缩小，为了获得所需的驱动电流并抑制短沟道效应，通常采用高浓度掺杂的源漏掺杂层。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：一种半导体结构的形成方法，其特征在于，包括：形成基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入/输出器件的外围区、以及用于形成核心器件的核心区；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；对所述外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；形成所述非晶化区后，对所述非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；形成所述第一轻掺杂区后，在所述栅极结构两侧的鳍部内形成源漏掺杂层。相应的，本专利技术实施例还提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入输出器件的外围区、以及用于形成核心器件的核心区；栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；非晶化区，位于所述外围区栅极结构所覆盖的部分鳍部内；初始第一轻掺杂区，位于所述非晶化区远离栅极结构的一侧的鳍部内。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例通过在所述外围区栅极结构所覆盖的部分鳍部内形成非晶化区以产生晶格缺陷，而非晶化区中的晶格缺陷会引起掺杂离子在第一退火处理的过程中发生增强扩散，即瞬时增强扩散(TransientEnhancedDiffusion，TED)效应，从而有利于使所述第二离子掺杂处理的掺杂离子向所述靠近栅极结构一侧的鳍部内进一步扩散，从而在所述外围区栅极结构所覆盖的部分鳍部内形成缓变结，有利于改善输入/输出器件的栅诱导漏极泄漏电流(gate-induceddrainleakage，GIDL)问题和带间隧穿(band-to-bandtunneling，BBT)效应，提升了半导体结构的电学性能。可选方案中，所述第一退火处理采用的工艺为瞬时增强扩散退火工艺，与所述第一退火处理未采用瞬时增强性扩散退火工艺的方案相比，所述瞬时增强性扩散退火工艺有利于进一步增强所述第二离子掺杂处理中的掺杂离子在第一退火处理过程中的扩散，从而进一步在所述外围区形成浓度梯度随位置改变较小的缓变结，有利于进一步改善输入/输出器件的GIDL问题和带间隧穿效应，进一步优化了半导体结构的电学性能。附图说明图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；图8至图19是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式半导体器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。参考图1和图2，图1是立体图，图2是图1沿aa1方向的剖视图，形成基底，包括衬底500以及凸出于衬底500的鳍部510，所述基底包括用于形成输入/输出器件的外围区I(如图2所示)、以及用于形成核心器件的核心区II(如图2所示)。参考图3和图4，图3是基于图1的立体图，图4是图3沿aa1方向的剖视图，形成横跨所述鳍部510的栅极结构513，所述栅极结构513覆盖鳍部510的部分顶部和部分侧壁。参考图5，对所述外围区I栅极结构513两侧的鳍部510进行第一离子掺杂处理600，形成第一轻掺杂区520。参考图6，对所述核心区II栅极结构513两侧的鳍部510进行第二离子掺杂处理700，形成第二轻掺杂区525。参考图7，形成所述第一轻掺杂区520和第二轻掺杂区525后，在所述栅极结构513两侧的鳍部510内形成源漏掺杂层530。在半导体领域中，为提高核心器件的电学性能，所述源漏掺杂层530中的掺杂离子浓度比较高，因此所述栅极结构513所覆盖的部分鳍部510内容易产生突变结，而且，输入/输出器件的工作电压通常比核心器件的工作电压大的多，容易导致输入/输出器件的GIDL问题和带间隧穿效应较严重，形成的输入/输出器件性能不佳。为了解决所述技术问题，本专利技术实施例通过在所述外围区栅极结构所覆盖的部分鳍部内形成非晶化区以产生晶格损伤，由于瞬时增强扩散效应，非晶化区中的晶格损伤会引起掺杂离子在退火处理的过程中发生增强扩散，从而有利于使所述第二离子掺杂处理的掺杂离子在第一退火处理的过程中，向外围区靠近栅极结构一侧的鳍部内进一步扩散，从而在所述外围区栅极结构所覆盖的部分鳍部内形成缓变结，因此有利于改善输入/输出器件的GIDL问题和带间隧穿效应，提升了半导体结构的电学性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图8至图19是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。参考图8至图9，图8是立体图，图9是图8沿AA1方向的剖视图，形成基底，包括衬底100以及凸出于所述衬底100的鳍部110，所述基底包括用于形成输入/输出器件的外围区I、以及用于形成核心器件的核心区II。其中，输入/输出器件指芯片与外部接口交互时所使用的器件，核心器件指芯片内部所使用的器件。所述衬底100用于为后续形成半导体结构提供工艺平台。本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。本实施例中，所述鳍部110的材本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n形成基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入/输出器件的外围区、以及用于形成核心器件的核心区；/n形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；/n对所述外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；/n形成所述非晶化区后，对所述非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；/n形成所述第一轻掺杂区后，在所述栅极结构两侧的鳍部内形成源漏掺杂层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入/输出器件的外围区、以及用于形成核心器件的核心区；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
对所述外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；
形成所述非晶化区后，对所述非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；
形成所述第一轻掺杂区后，在所述栅极结构两侧的鳍部内形成源漏掺杂层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的掺杂离子为中性离子。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的掺杂离子为硅离子、氮离子、碳离子或锗离子。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述外围区栅极结构侧壁底部的部分鳍部进行第一离子掺杂处理的步骤中，所述第一离子掺杂处理的工艺为非晶化注入工艺。


5.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述第一离子掺杂处理的步骤中，非晶化注入方向与衬底表面法线的夹角为15°至35°，非晶化注入方向与鳍部侧壁法线的夹角为40°至50°。


6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的参数包括：注入离子为硅离子，注入能量为1.0KeV至20KeV，注入剂量为1.0e13原子每平方厘米至1.0e16原子每平方厘米；
或者，注入离子为氮离子，注入能量为1.0KeV至15KeV，注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米；
或者，注入离子为碳离子，注入能量为1.0KeV至15KeV，注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米；
或者，注入离子为锗离子，注入能量为1.0KeV至15KeV，注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米。


7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二离子掺杂处理的工艺为轻掺杂漏注入工艺，所述第二离子掺杂处理的参数包括：注入离子为N型离子，注入能量为10KeV至25KeV，注入剂量为5.0e13原子每平方厘米至1.0e15原子每平方厘米，所述轻掺杂漏注入工艺与衬底表面法线的夹角为15°至35°，所述轻掺杂漏注入工艺与鳍部侧壁法线的夹角为0°至5°；
或者，
注入离子为P型离子，注入能量为12KeV至25KeV，注入剂量为5.0e13原子每平方厘米至1.0e15原子每平方厘米，所述轻掺杂漏注入工艺与衬底表面法线的夹角为15°至35°，所述轻掺杂漏注入工艺与鳍部侧壁法线的夹角为0°至5°。


8.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述外围区进行第一退火处理的步骤中，所述第一退火处理采用的工艺为瞬时增强扩散退火工艺。


9.如权利要求1所...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31