一种半导体结构及其制备方法技术

本发明专利技术公开一种半导体结构及其制备方法，属于半导体技术领域。本发明专利技术的制备方法包括：提供一衬底；在衬底上形成第一蚀刻停止层、第一介电层、第二蚀刻停止层；在第一蚀刻停止层、第一介电层和第二蚀刻停止层中形成第一通孔；在第二蚀刻停止层与第一通孔上形成第二介电层，位于第一通孔两侧的第二介电层在第一通孔上方对接，使第一通孔形成封闭的空洞；在第二介电层和第二蚀刻停止层中形成第二通孔，第二通孔与第一通孔连通；加深第一通孔至衬底；在第一通孔和第二通孔中填充金属，形成与衬底连接的超厚金属层。本发明专利技术解决了现有的超厚金属层制备过程中存在的蚀刻难度大，蚀刻质量差，易导致器件失效的问题。

【技术实现步骤摘要】
一种半导体结构及其制备方法
本专利技术属于半导体
，特别是涉及一种半导体结构及其制备方法。
技术介绍
在现有的半导体制作技术中，通常在半导体衬底上制作各种半导体器件结构，例如：有源区、隔离区，以及有源区中的晶体管源/漏极和栅极，半导体器件结构所在的部分称为半导体器件层。众所周知，半导体器件结构之间的信号传输是通过所述半导体器件层上方的若干金属互连层实现，所述若干金属互连层呈层叠结构。对射频(RF)功率器件而言，一般在位于最上层的金属互连层上方，还会形成作为RF功率器件天线的金属层，其厚度大约为10微米。因其厚度是位于半导体器件层上方的金属互连层厚度的50倍，因此称其为超厚金属层(Ultra-ThicknessMetal，UTM)。在实际应用中，超厚金属层要与底层的金属层连接，这就需要在金属互连层中蚀刻出用于超厚金属层要与底层的金属层连接的通道，由于金属互连层由各种材料构成，密度差异较大，且金属互连层的厚度较厚，需要蚀刻的深度过大，这些都势必造成蚀刻难度的增加，不但会增加制造成本，还会导致蚀刻均一性较差的问题，甚至于很容易因为图案密度不同产生蚀刻的负载效应(EtchLoadingEffect)造成部分蚀刻的通道没有到达底层金属层，从而导致器件失效。
技术实现思路
本专利技术的目的在于提供一种半导体结构及其制备方法，解决了现有的超厚金属层制备过程中存在的蚀刻难度大，蚀刻质量差，易导致器件失效的问题。为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术提供一种半导体结构的制备方法，其至少包括以下步骤：提供一衬底；在所述衬底上形成第一蚀刻停止层；在所述第一蚀刻停止层上形成第一介电层；在所述第一介电层上形成第二蚀刻停止层；在所述第一蚀刻停止层、所述第一介电层和所述第二蚀刻停止层中形成第一通孔；在所述第二蚀刻停止层与所述第一通孔上形成第二介电层，位于所述第一通孔两侧的所述第二介电层在所述第一通孔上方对接，使所述第一通孔形成封闭的空洞；在所述第二介电层和所述第二蚀刻停止层中形成第二通孔，所述第二通孔与所述第一通孔连通；加深所述第一通孔至所述衬底；在所述第一通孔和所述第二通孔中填充金属，形成与所述衬底连接的超厚金属层。在本专利技术的一个实施例中，所述第一通孔的直径小于所述第二通孔的直径。在本专利技术的一个实施例中，所述第二介电层的形成速度为在本专利技术的一个实施例中，所述第一通孔的形成步骤包括：在所述第二蚀刻停止层上形成第一光刻胶层；在所述第一光刻胶层中形成与所述第一通孔相对应的第一图案；蚀刻所述第二蚀刻停止层和所述第一介电层，至超过所述第一蚀刻停止层预设距离时停止蚀刻，获得与所述第一图案相对应的所述第一通孔。在本专利技术的一个实施例中，所述预设距离为20nm-150nm。在本专利技术的一个实施例中，所述第二通孔的形成步骤包括：在所述第二介电层上形成第二光刻胶层；在所述第二光刻胶层中形成与所述第二通孔相对应的第二图案；蚀刻所述第二介电层和部分所述第二蚀刻停止层，直至所述第二通孔与所述第一通孔连通，从而获得所述第二通孔。本专利技术还提供了一种所述的制备方法制得的半导体结构，其包括：衬底；第一蚀刻停止层，位于所述衬底上；第一介电层，位于所述第一蚀刻停止层上；第二蚀刻停止层，位于所述第一介电层上；第二介电层，位于所述第二蚀刻停止层上；超厚金属层，贯穿所述第二介电层、所述第二蚀刻停止层、所述第一介电层和所述第一蚀刻停止层与所述衬底连接。在本专利技术的一个实施例中，所述第一蚀刻停止层所用材料包括氮化硅、碳化硅、氮氧化硅、氟掺杂的硅酸盐玻璃或低介电常数的介电材料中的一种。在本专利技术的一个实施例中，所述第二蚀刻停止层所用材料包括氮化硅、碳化硅、氮氧化硅、氟掺杂的硅酸盐玻璃或低介电常数的介电材料中的一种。本专利技术在半导体结构形成超厚金属层的蚀刻过程中，在金属互连层中形成空洞，从而在后续蚀刻过程中有效的减少蚀刻量，进而节约制造成本，同时也能避免蚀刻均一性差的问题，减少蚀刻负载效应使蚀刻过程更容易到达衬底，保证器件产品的质量。另外在形成空洞时通过控制第一开口处第二介电层的封闭速率，从而控制空洞的大小，实现制程的可调性，从而适应不同的结构应用。当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一种半导体结构的制备方法流程图；图2为与图1中步骤S1至步骤S4对应的结构示意图；图3和图4为与图1中步骤S5对应的结构示意图；图5和图6为与图1中步骤S6对应的结构示意图；图7和图8为与图1中步骤S7对应的结构示意图；图9为与图1中步骤S8对应的结构示意图；图10为与图1中步骤S9对应的结构示意图，同时是本专利技术所述的一种半导体结构。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。请参阅图1及图6所示，本专利技术提供了一种半导体结构的制备方法，其至少包括以下步骤：S1.提供一衬底；S2.在所述衬底上形成第一蚀刻停止层；S3.在所述第一蚀刻停止层上形成第一介电层；S4.在所述第一介电层上形成第二蚀刻停止层；S5.在所述第一蚀刻停止层、所述第一介电层和所述第二蚀刻停止层中形成第一通孔；S6.在所述第二蚀刻停止层与所述第一通孔上形成第二介电层，位于所述第一通孔两侧的所述第二介电层在所述第一通孔上方对接，使所述第一通孔形成封闭的空洞；S7.在所述第二介电层和所述第二蚀刻停止层中形成第二通孔，所述第二通孔与所述第一通孔连通；S8.加深所述第一通孔至所述衬底；S9.在所述第一通孔和所述第二通孔中填充金属，形成与所述衬底连接的超厚金属层。以下结合图1至图10所示，对本专利技术一种半导体结构的制备方法进行更详细的说明。请参阅图1及图2所示，在步骤S1中，首先提供一衬底1，所述衬底1上具有形成在其上的一个或多个集成电路。所述衬底1的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。所述衬底1可以根据设计需求注入一定的掺杂粒子以改变电学参数，例如上述衬底1可以是一p型或n型硅衬底1。请参阅图1及本文档来自技高网...

【技术保护点】
1.一种半导体结构的制备方法，其特征在于，其至少包括以下步骤：/n提供一衬底；/n在所述衬底上形成第一蚀刻停止层；/n在所述第一蚀刻停止层上形成第一介电层；/n在所述第一介电层上形成第二蚀刻停止层；/n在所述第一蚀刻停止层、所述第一介电层和所述第二蚀刻停止层中形成第一通孔；/n在所述第二蚀刻停止层与所述第一通孔上形成第二介电层，位于所述第一通孔两侧的所述第二介电层在所述第一通孔上方对接，使所述第一通孔形成封闭的空洞；/n在所述第二介电层和所述第二蚀刻停止层中形成第二通孔，所述第二通孔与所述第一通孔连通；/n加深所述第一通孔至所述衬底；/n在所述第一通孔和所述第二通孔中填充金属，形成与所述衬底连接的超厚金属层。/n

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，其至少包括以下步骤：
提供一衬底；
在所述衬底上形成第一蚀刻停止层；
在所述第一蚀刻停止层上形成第一介电层；
在所述第一介电层上形成第二蚀刻停止层；
在所述第一蚀刻停止层、所述第一介电层和所述第二蚀刻停止层中形成第一通孔；
在所述第二蚀刻停止层与所述第一通孔上形成第二介电层，位于所述第一通孔两侧的所述第二介电层在所述第一通孔上方对接，使所述第一通孔形成封闭的空洞；
在所述第二介电层和所述第二蚀刻停止层中形成第二通孔，所述第二通孔与所述第一通孔连通；
加深所述第一通孔至所述衬底；
在所述第一通孔和所述第二通孔中填充金属，形成与所述衬底连接的超厚金属层。


2.根据权利要求1所述一种半导体结构的制备方法，其特征在于，所述第一通孔的直径小于所述第二通孔的直径。


3.根据权利要求1所述一种半导体结构的制备方法，其特征在于，所述第二介电层的形成速度为


4.根据权利要求1所述一种半导体结构的制备方法，其特征在于，所述第一通孔的形成步骤包括：
在所述第二蚀刻停止层上形成第一光刻胶层；
在所述第一光刻胶层中形成与所述第一通孔相对应的第一图案；
蚀刻所述第二蚀刻停止层和所述第一介电层，至将所述第一蚀刻停止层蚀刻到预设距离时停止蚀刻，获得与所述第一图案相对应...

【专利技术属性】
技术研发人员：黄帆，王建智，
申请(专利权)人：合肥晶合集成电路有限公司，
类型：发明
国别省市：安徽;34