【技术实现步骤摘要】
沟槽栅MOSFET功率半导体器件及其多晶硅填充方法和制造方法
本专利技术涉及功率半导体器件制造
，尤其涉及耐压高的沟槽栅MOSFET功率半导体器件及其多晶硅填充方法和制造方法。
技术介绍
现有技术的功率半导体器件的示意性结构图如图1所示。作为示例，该功率半导体器件为沟槽栅MOSFET功率半导体器件。如图1所示，沟槽栅MOSFET功率半导体器件100包括位于半导体衬底101上的外延层102中的多个沟槽120。图2a至2h分别示出图1所示功率半导体器件的制造方法在不同阶段的截面图。如图2a所示，在半导体衬底101上的外延层102中形成深度为h1的沟槽120。对于不同耐压等级的沟槽栅MOSFET功率半导体器件，沟槽120的深度不一样。通常耐压越高沟槽120的深度越深。例如，对于耐压120V以上的器件，沟槽120的深度一般在5微米以上。如图2b所示，在外延层102的表面和沟槽形成绝缘层121。绝缘层121例如由氧化物组成。用于形成绝缘层121的工艺包括热氧化或化学...
【技术保护点】
1.一种用于沟槽栅MOSFET功率半导体器件的多晶硅填充方法，其特征在于，包括：/na)在半导体衬底上形成外延层，在所述外延层中形成沟槽；/nb)在所述外延层表面和沟槽中形成绝缘层，所述绝缘层围绕沟槽形成空腔；/nc)在所述外延层表面和所述空腔中形成第i多晶硅层，所述第i多晶硅层填充所述空腔，i＝1；/nd)对所述第i多晶硅层进行回蚀刻，去除所述第i多晶硅层的一部分以暴露出所述第i多晶硅层内部的空洞或缝隙；/ne)在暴露出的所述第i多晶硅层内部的空洞或缝隙上形成第i+1多晶硅层，所述第i+1多晶硅层填充所述第i多晶硅内部的空洞或缝隙；/nf)去除位于所述外延层表面上方的所述...
【技术特征摘要】
1.一种用于沟槽栅MOSFET功率半导体器件的多晶硅填充方法，其特征在于，包括：
a)在半导体衬底上形成外延层，在所述外延层中形成沟槽；
b)在所述外延层表面和沟槽中形成绝缘层，所述绝缘层围绕沟槽形成空腔；
c)在所述外延层表面和所述空腔中形成第i多晶硅层，所述第i多晶硅层填充所述空腔，i＝1；
d)对所述第i多晶硅层进行回蚀刻，去除所述第i多晶硅层的一部分以暴露出所述第i多晶硅层内部的空洞或缝隙；
e)在暴露出的所述第i多晶硅层内部的空洞或缝隙上形成第i+1多晶硅层，所述第i+1多晶硅层填充所述第i多晶硅内部的空洞或缝隙；
f)去除位于所述外延层表面上方的所述第i+1多晶硅层和位于所述外延层表面上方的所述绝缘层。
2.根据权利要求1所述的多晶硅填充方法，还包括：
在进行步骤e)之后和步骤f)之前，令i＝i+1，重复步骤d)至e)至少一次。
3.根据权利要求1所述的多晶硅填充方法，还包括：
在进行步骤e)之后和步骤f)之前，判断所述第i+1多晶硅层的空洞或缝隙是否填满，
其中，如果所述第i+1多晶硅层的空洞或缝隙未填满，则令i＝i+1，重复步骤d)至e)至少一次。
4.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述第一多晶硅层至所述第i+1多晶硅层形成屏蔽导体。
5.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述沟槽的宽度为1至5微米，所述沟槽的深度为5至12微米。
6.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述沟槽的宽度为1至3微米，所述沟槽的深度为7至12微米。
7.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述绝缘层的厚度为0.1至2微米。
8.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述绝缘层的厚度为0.6至1.5微米。
9.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，步骤b)中形成的所述绝缘层在所述沟槽开口处的厚度大于所述绝缘层在所述沟槽内部的厚度。
10.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述步骤b)中形成的沟槽开口处的所述绝缘层侧壁间的宽度小于所述沟槽内部所述绝缘层侧壁间的最大宽度。
11.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述沟槽内部的所述绝缘层侧壁间的最大宽度减去所述沟槽开口处的所述绝缘层侧壁间的宽度大于等于30纳米。
12.根据权利要求1所述的多晶硅填充方法，其中，步骤b)中形成的所述空腔的开口宽度小于所述空腔的内部宽度。
13.根据权利要求12所述的多晶硅填充方法，其中，步骤b)中形成的所述空腔的内部宽度减去所述空腔的开口宽度的值大于等于30纳米。
14.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，对所述第i多晶硅层进行回蚀刻采用干法刻蚀或者湿法刻蚀。
15.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，所述对第i多晶硅层进行回蚀刻的刻蚀深度由空洞或缝隙缺陷的位置决定，刻蚀深度范围为0.5至11微米。
16.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，步骤d)中对第i多晶硅层进行蚀回刻，暴露第i多晶硅层内的空洞或缝隙的同时，暴露所述外延层表面的绝缘层以及沟槽中的部分绝缘层。
17.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，步骤e)中在所述暴露第i多晶硅层内的空洞或缝隙上填充第i+1多晶硅层的同时，在暴露所述外延层表面的绝缘层以及沟槽中的部分绝缘层上填充第i+1多晶硅层。
18.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，步骤d)中对第i多晶硅层进行回蚀刻，回蚀刻后的剩余第i多晶硅层呈开口状，所述剩余第i多晶硅层从开口顶端向下逐渐减小。
19.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，步骤e)中所述填充的第i+1多晶硅层覆盖回蚀刻后的剩余第i多晶硅层以及回蚀刻后的剩余第i多晶硅层所包围的空洞或缝隙。
20.根据权利要求1至3中任一项所述的多晶硅填充方法，其中，填充的第i+1多晶硅层产生的空洞或缝隙与所述空腔的开口的距离小于第i多晶硅层产生的空洞或缝隙与所述空腔的开口的距离。
21.一种沟槽栅MOSFET功率半导体器件的制造方法，包括：
a)在半导体衬底上形成外延层，在所述外延层中形成沟槽；
b)在所述外延层表面和沟槽中形成绝缘层，所述绝缘层围绕沟槽形成空腔；
c)在所述外延层表面和所述空腔中形成第i多晶硅层，所述第i多晶硅层填充所述空腔，i＝1；
d)对所述第i多晶硅层进行回蚀刻，去除所述第i多晶硅层的一部分以暴露出所述第i多晶硅层内部的空洞或缝隙；
e)在暴露出的所述第i多晶硅层内部的空洞或缝隙上形成第i+1多晶硅层，所述第i+1多晶硅层填充所述第i多晶硅层内部的空洞或缝隙；
f)去除位于所述外延层表面上方的所述第i+1多晶硅层和位于所述外延层表面上方的所述绝缘层，所述第一多晶硅层至所述第i+1多晶硅层形成屏蔽导体；
g)对所述沟槽中的所述绝缘层进行回蚀刻以形成上部空腔，从而暴露所述沟槽和所述屏蔽导体的上部侧壁；
h)在所述沟槽和所述屏蔽导体的上部侧壁上形成栅极电介质；
i)在所述栅极电介质之间形成栅极导体；
j)在所述外延层邻接所述沟槽的区域中形成第二掺杂类型的体区，所述半导体衬底为第一掺杂类型且作为漏区，所述外延层为第一掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；
k)在所述体区中形成所述第一掺杂类型的源区；以及
l)形成所述栅极导体、所述屏蔽导体、所述源区和所述漏区的电连接结构。
22.根据权利要求21所述的制造方法，还包括：
在进行步骤e)之后和步骤f)之前，令i＝i+1，重复步骤d)至e)至少一次。
23.根据权利要求21所述的制造方法，还包括：
在进行步骤e)之后和步骤f)之前，判断所述第i+1多晶硅层的空洞或缝...
【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：浙江;33
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