【技术实现步骤摘要】
基于PCIe总线的通信方法及系统
本专利技术涉及通信
,具体地,涉及基于PCIe总线的通信方法及系统。
技术介绍
随着星载载荷技术的进步,载荷数据量的大大增加。在星载数传领域,传统的低电压差分信号(Low-VoltageDifferentialSignaling,LVDS)数据传输链路不论从速率上还是通用性上已经不能满足高速数传的需求。而对高速且可靠的总线数传方式的需求越来越高。但是,若单独开发一种自定义的高速数传总线通信方案,不论从成本上还是可靠性上都是难以实现的。因此,对传统、通用的高速总线进行相应的可靠性设计,保证其在空间环境中的可靠性成为最可行的方案之一。
技术实现思路
针对现有技术中的缺陷,本专利技术的目的是提供一种基于PCIe总线的通信方法及系统。第一方面,本专利技术一种基于PCIe(PCIexpress)总线的通信方法,应用在包含主控CPU(中央处理器)、从设备FPGA(Field-ProgrammableGateArray,现场可编程门阵列)、状态监控高可靠反熔丝FP ...
【技术保护点】
1.一种基于PCIe总线的通信方法,其特征在于,应用在包含主控CPU、从设备FPGA、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC模块,以及从设备FPGA启动程序存储芯片的通信系统中,所述方法包括:/n步骤1:启动所述状态监控高可靠反熔丝FPGA、所述主控CPU,并建立所述从设备FPGA与所述主控CPU之间的PCIe连接;/n步骤2:通过所述状态监控高可靠反熔丝FPGA对所述主控CPU和所述从设备FPGA之间的通信状态进行监控。/n
【技术特征摘要】
1.一种基于PCIe总线的通信方法,其特征在于,应用在包含主控CPU、从设备FPGA、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC模块,以及从设备FPGA启动程序存储芯片的通信系统中,所述方法包括:
步骤1:启动所述状态监控高可靠反熔丝FPGA、所述主控CPU,并建立所述从设备FPGA与所述主控CPU之间的PCIe连接;
步骤2:通过所述状态监控高可靠反熔丝FPGA对所述主控CPU和所述从设备FPGA之间的通信状态进行监控。
2.根据权利要求1所述的基于PCIe总线的通信方法,其特征在于,所述方法还包括:
步骤3:通过所述状态监控高可靠反熔丝FPGA响应外部复位信号,执行对所述主控CPU的复位重启。
3.根据权利要求1所述的基于PCIe总线的通信方法,其特征在于,所述步骤1包括:
步骤1.1:状态监控高可靠反熔丝FPGA启动;
步骤1.2:若从设备FPGA上电上完成,则将从设备FPGA启动程序存储芯片中的程序载入从设备FPGA;
步骤1.3:当状态监控高可靠反熔丝FPGA监控到所述从设备FPGA初始化成功时,向主控CPU供电DC_DC模块发送供电使能控制信号,用以控制主控CPU供电DC_DC模块为所述主控CPU供电,主控CPU开始自启动;
步骤1.4:主控CPU自启动完成后,向所述从设备FPGA发起PCIelink请求,用以建立与所述从设备FPGA的PCIe配对;
步骤1.5:从设备FPGA将PCIelink状态通过状态监控信号反馈给所述状态监控高可靠反熔丝FPGA,用以提示所述主控CPU启动成功、从设备FPGA启动成功及PCIe连接建立成功;
步骤1.6:从从设备FPGA启动程序存储芯片程序载入从设备FPGA开始计数,若超过设定超时时长,并且状态监控高可靠反熔丝FPGA的启动失败寄存器计数小于3,则返回执行步骤1.2,并将状态监控高可靠反熔丝FPGA的启动失败寄存器计数加1;
步骤1.7:若状态监控高可靠反熔丝FPGA的启动失败寄存器计数为3,则停止启动流程,发送启动失败提示信息。
4.根据权利要求3所述的基于PCIe总线的通信方法,其特征在于,所述步骤2包括:
步骤2.1:主控CPU定时向从设备FPGA指定的系统状态寄存器写入累加数;
步骤2.2:状态监控高可靠反熔丝FPGA定期通...
【专利技术属性】
技术研发人员:滕树鹏,沈奇,刘攀,施雯,彭飞,李森,郭黎烨,
申请(专利权)人:上海航天计算机技术研究所,
类型:发明
国别省市:上海;31
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