全加器、半加器、数据处理方法、芯片及电子设备技术

本申请提供一种全加器、半加器、数据处理方法、芯片及电子设备，该全加器包括：逻辑电路、第一选通电路、第二选通电路以及选择电路；该半加器包括：逻辑电路、选通电路以及选择电路；上述全加器可以选择性的关闭全加器中的部分电路，降低全加器的功耗，从而提高AI芯片的性能；另外，上述半加器可以选择性的关闭半加器中的部分电路，降低半加器的功耗，从而提高AI芯片的性能。

【技术实现步骤摘要】
全加器、半加器、数据处理方法、芯片及电子设备
本专利技术涉及计算机
，特别是涉及一种全加器、半加器、数据处理方法、芯片及电子设备。
技术介绍
随着各类人工智能(ArtificialIntelligence，AI)芯片的快速发展，对于高性能数字系统的要求越来越高。数字系统中，全加器和半加器是全加器、全加器和半加器以及比较器等等运算模块不可或缺的组成部分，而神经网络算法作为智能芯片广泛应用的算法之一，在神经网络算法中需要多次用到全加器和半加器、全加器以及比较器等等运算模块，因此，其内部基础的全加器和半加器的性能对于AI芯片来说尤为重要。现有的全加器和半加器，一般是采用异或门逻辑电路，与门电路以及或门逻辑电路组合而成。同时，在运算过程中，大多数全加器和半加器均采用异或门等逻辑门电路进行运算，导致全加器和半加器的功耗较高。
技术实现思路
基于此，有必要针对上述技术问题，提供一种全加器、半加器、数据处理方法、芯片及电子设备。本专利技术实施例提供一种全加器，所述全加器包括：逻辑电路、第一选通电路、第二选通电路以及选择电路；所述逻辑电路的输出端与所述第一选通电路的输入端以及所述选择电路的第一输入端连接，所述第一选通电路的输出端与所述第二选通电路的输入端连接以及所述选择电路的第二输入端连接，所述第二选通电路的输出端与所述选择电路的第三输入端连接；其中，所述逻辑电路用于对接收到的数据进行逻辑运算，得到第一控制信号，所述第一选通电路用于根据所述第一控制信号判断是否选通所述数据，并对所述数据进行组合逻辑运算得到第二控制信号，所述第二选通电路用于根据所述第二控制信号判断是否选通所述数据，并对所述数据进行算术运算得到算术运算结果，所述选择电路用于根据接收到的所述第一控制信号，所述第二控制信号或所述算术运算结果确定目标运算结果。在其中一个实施例中，所述逻辑电路包括：或门逻辑电路，所述或门逻辑电路用于对接收到的所述数据进行或逻辑运算。在其中一个实施例中，所述第一选通电路包括：第一选通子电路以及组合逻辑子电路，所述第一选通子电路的输出端与所述组合逻辑子电路的输入端连接；其中，所述第一选通子电路用于根据接收到的所述第一控制信号判断是否选通所述数据，所述组合逻辑子电路用于对所述第一选通子电路选通的所述数据进行组合逻辑运算。在其中一个实施例中，所述组合逻辑子电路包括：与门逻辑单元以及或门逻辑单元，所述与门逻辑单元的输出端与所述或门逻辑单元的输入端连接；其中，所述与门逻辑单元用于对所述第一选通电路选通后的所述数据进行与逻辑运算，得到与逻辑运算结果，所述或门逻辑单元用于对所述与逻辑运算结果进行或逻辑运算得到所述第二控制信号。在其中一个实施例中，所述第二选通电路包括：第二选通子电路以及加法子电路，所述第二选通子电路的输出端与所述加法子电路的输入端连接；其中，所述第二选通子电路用于根据接收到的所述第二控制信号判断是否选通所述数据，所述加法子电路用于对所述第二选通子电路选通的所述数据进行加法处理，得到加法运算结果。在其中一个实施例中，所述加法子电路通过不同的逻辑门单元组合而成。在其中一个实施例中，所述加法子电路包括：异或门逻辑单元，与门逻辑单元以及或门逻辑单元，所述异或门逻辑单元的输出端与所述与门逻辑单元的输入端连接，所述与门逻辑单元的输出端与所述或门逻辑单元的输入端连接；其中，所述异或门逻辑单元用于对接收到的所述数据进行异或逻辑运算，所述与门逻辑单元用于对接收到的所述数据进行与逻辑运算得到与逻辑运算结果，所述或门逻辑单元用于对所述与逻辑运算结果进行或逻辑运算。在其中一个实施例中，所述选择电路包括：选择子电路，所述选择子电路用于根据接收到的所述第一控制信号，所述第二控制信号或所述加法运算结果，确定目标运算结果。本实施例提供的一种全加器，该全加器可以选择性的关闭全加器中的部分电路，降低全加器的功耗，从而提高AI芯片的性能。本专利技术实施例提供一种半加器，所述半加器包括：逻辑电路、选通电路以及选择电路；所述逻辑电路的输出端与所述选通电路的输入端以及所述选择电路的第一输入端连接，所述选通电路的输出端与所述选择电路的第二输入端连接；其中，所述逻辑电路用于对接收到的数据进行逻辑运算得到第一控制信号，所述选通电路用于根据所述第一控制信号判断是否选通所述数据，并对所述数据进行逻辑运算得到第二控制信号，所述选择电路用于根据接收到的所述第一控制信号或所述第二控制信号确定目标运算结果。在其中一个实施例中，所述逻辑电路包括：或门逻辑电路，所述或门逻辑电路用于对接收到的所述数据进行或逻辑运算。在其中一个实施例中，所述选通电路包括：选通子电路以及逻辑子电路，所述选通子电路的输出端与所述逻辑子电路的输入端连接；所述选通子电路用于根据接收到的所述第一控制信号判断是否选通所述数据，所述逻辑子电路用于对所述选通子电路选通的所述数据进行逻辑运算。在其中一个实施例中，所述逻辑子电路包括：与门逻辑单元；所述与门逻辑单元用于对所述选通电路选通后的所述数据进行与逻辑运算得到所述第二控制信号。在其中一个实施例中，所述选择电路包括：选择子电路，多个所述选择子电路用于根据接收到的所述第一控制信号或所述第二控制信号，确定输出目标运算结果。本实施例提供的一种半加器，该半加器可以选择性的关闭半加器中的部分电路，降低半加器的功耗，从而提高AI芯片的性能。本专利技术实施例提供一种数据处理方法，所述方法包括：接收待处理数据；对所述待处理数据进行第一逻辑运算处理，得到第一控制信号；若根据所述第一控制信号，判断所述待处理数据不需要进行第二逻辑运算处理，则根据所述第一控制信号输出目标运算结果。在其中一个实施例中，所述方法还包括：若根据所述第一控制信号，判断所述待处理数据需要进行所述第二逻辑运算处理，则选通所述待处理数据，并对所述待处理数据进行第二逻辑运算，得到第二控制信号；若根据所述第二控制信号，判断所述待处理数据不需要进行算术运算处理，则输出目标运算结果。在其中一个实施例中，所述得到第二控制信号之后，还包括：若根据所述第二控制信号，判断所述待处理数据需要进行所述算术运算处理，则选通所述待处理数据，并对待处理的所述处理进行算术运算运算，得到算术运算结果；根据所述算术运算结果输出目标运算结果。本实施例提供的一种数据处理方法，该方法可以根据得到的第一控制信号直接输出目标运算结果，有选择性的关闭全加器中的部分电路，降低全加器的功耗，从而提高AI芯片的性能。本专利技术实施例提供另一种数据处理方法，所述方法包括：接收待处理数据；对所述待处理数据进行或逻辑运算处理，得到第一控制信号；若根据所述第一控制信号，判断所述待处理数据不需要进行与逻辑运算，则根据所述第一控制信号输出目标运算结果。在其中一个实施例中，所述方法还包括：若根据所述第一控制信号，判断所述待处理数据本文档来自技高网...

【技术保护点】
1.一种全加器，其特征在于，所述全加器包括：逻辑电路、第一选通电路、第二选通电路以及选择电路；所述逻辑电路的输出端与所述第一选通电路的输入端以及所述选择电路的第一输入端连接，所述第一选通电路的输出端与所述第二选通电路的输入端连接以及所述选择电路的第二输入端连接，所述第二选通电路的输出端与所述选择电路的第三输入端连接；/n其中，所述逻辑电路用于对接收到的数据进行逻辑运算，得到第一控制信号，所述第一选通电路用于根据所述第一控制信号判断是否选通所述数据，并对所述数据进行组合逻辑运算得到第二控制信号，所述第二选通电路用于根据所述第二控制信号判断是否选通所述数据，并对所述数据进行算术运算得到算术运算结果，所述选择电路用于根据接收到的所述第一控制信号，所述第二控制信号或所述算术运算结果确定目标运算结果。/n

【技术特征摘要】
1.一种全加器，其特征在于，所述全加器包括：逻辑电路、第一选通电路、第二选通电路以及选择电路；所述逻辑电路的输出端与所述第一选通电路的输入端以及所述选择电路的第一输入端连接，所述第一选通电路的输出端与所述第二选通电路的输入端连接以及所述选择电路的第二输入端连接，所述第二选通电路的输出端与所述选择电路的第三输入端连接；
其中，所述逻辑电路用于对接收到的数据进行逻辑运算，得到第一控制信号，所述第一选通电路用于根据所述第一控制信号判断是否选通所述数据，并对所述数据进行组合逻辑运算得到第二控制信号，所述第二选通电路用于根据所述第二控制信号判断是否选通所述数据，并对所述数据进行算术运算得到算术运算结果，所述选择电路用于根据接收到的所述第一控制信号，所述第二控制信号或所述算术运算结果确定目标运算结果。


2.根据权利要求1所述的全加器，其特征在于，所述逻辑电路包括：或门逻辑电路，所述或门逻辑电路用于对接收到的所述数据进行或逻辑运算。


3.根据权利要求1所述的全加器，其特征在于，所述第一选通电路包括：第一选通子电路以及组合逻辑子电路，所述第一选通子电路的输出端与所述组合逻辑子电路的输入端连接；
其中，所述第一选通子电路用于根据接收到的所述第一控制信号判断是否选通所述数据，所述组合逻辑子电路用于对所述第一选通子电路选通的所述数据进行组合逻辑运算。


4.根据权利要求3所述的全加器，其特征在于，所述组合逻辑子电路包括：与门逻辑单元以及或门逻辑单元，所述与门逻辑单元的输出端与所述或门逻辑单元的输入端连接；
其中，所述与门逻辑单元用于对所述第一选通电路选通后的所述数据进行与逻辑运算，得到与逻辑运算结果，所述或门逻辑单元用于对所述与逻辑运算结果进行或逻辑运算得到所述第二控制信号。


5.根据权利要求1所述的全加器，其特征在于，所述第二选通电路包括：第二选通子电路以及加法子电路，所述第二选通子电路的输出端与所述加法子电路的输入端连接；
其中，所述第二选通子电路用于根据接收到的所述第二控制信号判断是否选通所述数据，所述加法子电路用于对所述第二选通子电路选通的所述数据进行加法处理，得到加法运算结果。


6.根据权利要求1所述的全加器，其特征在于，所述加法子电路132通过不同的逻辑门单元组合而成。


7.根据权利要求6所述的全加器，其特征在于，所述加法子电路包括：异或门逻辑单元，与门逻辑单元以及或门逻辑单元，所述异或门逻辑单元的输出端与所述与门逻辑单元的输入端连接，所述与门逻辑单元的输出端与所述或门逻辑单元的输入端连接；
其中，所述异或门逻辑单元用于对接收到的所述数据进行异或逻辑运算，所述与门逻辑单元用于对接收到的所述数据进行与逻辑运算得到与逻辑运算结果，所述或门逻辑单元用于对所述与逻辑运算结果进行或逻辑运算。


8.根据权利要求6所述的全加器，其特征在于，所述选择电路包括：选择子电路，所述选择子电路用于根据接收到的所述第一控制信号，所述第二控制信号或所述加法运算结果，确定目标运算结果。


9.一种半加器，其特征在于，所述半加器包括：逻辑电路、选通电路以及选择电路；所述逻辑电路的输出端与所述选通电路的输入端以及所述选择电路的第一输入端连接，所述选通电路的输出端与所述选择电路的第二输入端连接；
其中，所述逻辑电路用于对接收到的数据进行逻辑运算得到第一控制信号，所述选通电路用于根据所述第一控制信号判断是否选通所述数据，并对所述数据进行逻辑运算得到第二控制信号，所述选择电路用于根据接收到的所述第一控制信号或所述第二控制信号确定目标运算结果。


10.根据权利要求9所述的半加器，其特征在于，所述逻辑电路包括：或门逻辑电路，所述或门逻辑电路用于对接收到的所述数据进行或逻辑运算。


11.根据权利要求9所述的半加器，其特征在于，所述选通电路包括：选通子电路以及逻辑子电路，所述选通子电路的输出端与所述逻辑子电路的输入端连接；所述选通子电路用于根据接收到的所述第一控制信号判断是否选通所述数据，所述逻辑子电路用于对所述选通子电路选通的所述数据进行逻辑运算。


12.根据权利要求11所述的半加器，其特征在于，所述逻辑子电路包括：与门逻辑单元；所述与门逻辑单元用于对所述选通电路选通后的所述数据进行与逻辑运算得到所述第二控制信号。

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：上海;31