三维非易失性存储器装置及其制造方法制造方法及图纸

三维非易失性存储器装置及其制造方法。一种半导体装置，其包括具有多个存储器串的存储块，多个存储器串中的每一个包括一个或更多个虚设晶体管，其中，根据每个存储器串的结交叠，包括在多个存储器串中的每个虚设晶体管被编程为不同的程度。

【技术实现步骤摘要】
三维非易失性存储器装置及其制造方法
各种实施方式总地涉及非易失性存储器装置及其制造方法，更具体地，涉及具有改善的操作特性的非易失性存储器装置以及制造该非易失性存储器装置的方法。
技术介绍
半导体存储器装置是由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)之类的半导体材料制成的储存装置。半导体存储器装置分为易失性存储器装置和非易失性存储器装置。易失性存储器装置在断电时丢失所存储的数据。易失性存储器装置的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置可以独立于电力的可用性地保存所存储的数据。非易失性存储器装置的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存通常可以分为NOR型存储器和NAND型存储器。在非易失性存储器的制造阶段，蚀刻工艺可能不是完全均匀的，这导致焊盘的高本文档来自技高网...

【技术保护点】
1.一种半导体装置，该半导体装置包括：/n存储块，所述存储块包括多个存储器串，所述多个存储器串中的每一个包括一个或更多个虚设晶体管，/n其中，所述多个存储器串中的每一个中包括的每个所述虚设晶体管根据每个所述存储器串的结交叠而被编程为不同的程度。/n

【技术特征摘要】
20181228 KR 10-2018-01722311.一种半导体装置，该半导体装置包括：
存储块，所述存储块包括多个存储器串，所述多个存储器串中的每一个包括一个或更多个虚设晶体管，
其中，所述多个存储器串中的每一个中包括的每个所述虚设晶体管根据每个所述存储器串的结交叠而被编程为不同的程度。


2.根据权利要求1所述的半导体装置，其中，所述多个存储器串中的每一个包括至少一个漏极选择晶体管、多个存储器单元、至少一个源极选择晶体管和所述虚设晶体管，并且
其中，所述虚设晶体管联接在位线和所述漏极选择晶体管之间或者源极线和所述源极选择晶体管之间。


3.根据权利要求1所述的半导体装置，其中，所述多个存储器串中的每一个包括沟道结构，所述沟道结构包括结，并且所述结交叠是指在所述沟道结构中形成所述结的范围。


4.根据权利要求1所述的半导体装置，其中，所述虚设晶体管当中的所述结交叠小于参考值的虚设晶体管被负编程。


5.根据权利要求4所述的半导体装置，其中，具有更小的结交叠的虚设晶体管被更多地负编程。


6.根据权利要求1所述的半导体装置，其中，所述虚设晶体管当中的所述结交叠大于参考值的虚设晶体管被编程。


7.根据权利要求6所述的半导体装置，其中，具有更大的结交叠的虚设晶体管被更多地编程。


8.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括字线、层叠在所述字线上的至少一条选择线、以及层叠在所述选择线上的至少一条虚设线；
沟道层，所述沟道层穿过所述层叠结构；以及
多个焊盘，多个所述焊盘被形成为分别联接到所述沟道层，
其中，多个虚设晶体管位于所述沟道层和所述至少一条虚设线的交叉处，并且多个所述虚设晶体管根据每个所述焊盘的高度而被编程为不同的程度。


9.根据权利要求8所述的半导体装置，其中，多个所...

【专利技术属性】
技术研发人员：朴恩英，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR