包括电容器的半导体器件制造技术

一种半导体器件包括：在衬底上的一个或更多个开关；第一电极，连接到所述一个或更多个开关并且具有限定螺旋槽的螺旋形状；与第一电极接触的支撑件；在第一电极的一部分和支撑件之间延伸的螺旋槽；与第一电极接触的电容器电介质层；以及与电容器电介质层接触的第二电极。

【技术实现步骤摘要】
包括电容器的半导体器件
与一些示例实施方式一致的器件和方法涉及包括电容器的半导体器件和形成该半导体器件的方法。
技术介绍
为了半导体器件的高度集成，已经研究了用于在减小电容器尺寸的同时提高电容器的电容的各种方法。电极层被三维排列且电容器电介质层插置在电极层之间。电容器的电容可以与彼此面对的电极层的相应表面的面积大小成比例地确定。
技术实现思路
本专利技术构思的一些示例实施方式针对提供包括有利于高度集成且能够最大化和/或提高其电容的电容器的半导体器件以及形成该半导体器件的方法。根据一些示例实施方式，提供了一种半导体器件，其包括：在衬底上的一个或更多个开关；第一电极，连接到所述一个或更多个开关并且具有限定螺旋槽的螺旋形状；与第一电极接触的支撑件，螺旋槽在第一电极的一部分和支撑件之间延伸；与第一电极接触的电容器电介质层；以及与电容器电介质层接触的第二电极。根据一些示例实施方式，提供了一种半导体器件，其包括：在衬底上的导电图案；第一电极，在导电图案上并且具有限定螺旋槽的螺旋形状；与第一电极接触的支撑件，螺旋槽在第一电极的第一部分和支撑件之间延伸；与第一电极接触的电容器电介质层；以及与电容器电介质层接触的第二电极。根据一些示例实施方式，提供了一种形成半导体器件的方法，其包括：在衬底上形成导电图案；在导电图案上形成模制层；形成延伸穿过模制层的电极孔；在电极孔中形成牺牲图案；在电极孔中形成第一电极，第一电极具有限定与牺牲图案对应的螺旋槽的螺旋形状；去除模制层和牺牲图案；形成与第一电极接触的电容器电介质层；以及形成与电容器电介质层接触的第二电极。附图说明图1是根据本专利技术构思的一些示例实施方式的半导体器件的示意性剖视图。图2是示出图1的半导体器件的部件的透视图。图3-11是示出图1的半导体器件的部分的放大视图。图12-15、17、20、22和24是用于描述根据本专利技术构思的一些示例实施方式的形成半导体器件的方法的剖视图。图16、18、21和23是示出图15、17、20和22中的对应一个的局部配置的透视图。图19示出了图18的局部剖视图。图25是根据本专利技术构思的一些示例实施方式的形成半导体器件的方法的流程图。具体实施方式图1是用于描述根据本专利技术构思的一些示例实施方式的半导体器件的剖视图，图2是示出用于描述半导体器件的图1的部件(例如，第一电极81)的透视图。图3至11是示出用于描述半导体器件的图1的部分的放大视图。在一些示例实施方式中，半导体器件可以包括动态随机存取存储器(DRAM)。参照图1，根据本专利技术构思的一些示例实施方式的半导体器件可以包括衬底21、有源区域23、器件隔离层25、栅极电介质层27、多个栅电极28、栅极盖层29、源极/漏极区域31、层间绝缘层33、位线接触插塞34、位线35、多个掩埋接触插塞37、垫隔离层50、多个导电垫51、蚀刻停止层53、一个或更多个支撑件57和59、多个第一电极81、电容器电介质层83、第二电极85、上绝缘层97、上接触插塞98和/或上互连99。多个导电垫51的每个可以被称为导电图案。一个或更多个支撑件57和59可以包括第一支撑件57和/或第二支撑件59。多个第一电极81的每个可以包括至少一个螺旋槽63G。根据一些示例实施方式，多个第一电极81的每个具有限定螺旋槽63G的螺旋形状。至少一个螺旋槽63G可以设置在多个第一电极81的侧表面中。多个第一电极81的每个可以对应于存储电极和/或存储节点。多个第一电极81的每个可以被称为下电极，第二电极85可以被称为上电极。多个第一电极81、电容器电介质层83和第二电极85可以构成多个电容器。有源区域23、栅极电介质层27、多个栅电极28和源极/漏极区域31可以构成多个晶体管。在一示例实施方式中，所述多个晶体管的每个可以用作开关元件(例如，一个或更多个开关)。在一示例实施方式中，所述多个晶体管可以包括鳍式场效应晶体管(FinFET)、多桥沟道(MBC)晶体管、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、3维(3D)晶体管、平面晶体管或其组合。在一示例实施方式中，开关元件可以由诸如二极管的其它有源和/或无源元件组成。多个导电垫51可以经由多个掩埋接触插塞37连接到源极/漏极区域31。多个第一电极81的每个可以经由多个导电垫51和多个掩埋接触插塞37连接到开关元件。参照图2，第一电极81可以包括螺旋槽63G。螺旋槽63G可以设置在第一电极81的侧表面中。第一电极81可以穿过第二支撑件59、第一支撑件57和/或蚀刻停止层53。第一电极81可以与第二支撑件59、第一支撑件57和/或蚀刻停止层53的侧表面直接接触(例如，没有居间元件)。螺旋槽63G可以在第二支撑件59和第一电极81之间、在第一支撑件57和第一电极81之间、和/或在蚀刻停止层53和第一电极81之间穿过。再次参照图1和2，垫隔离层50和多个导电垫51可以设置在衬底21上(例如，在衬底21上方)。垫隔离层50和多个导电垫51的上表面可以共面和/或基本上共面。蚀刻停止层53可以设置在垫隔离层50和多个导电垫51上。多个第一电极81可以设置为穿过蚀刻停止层53，从而与多个导电垫51直接接触。多个第一电极81的每个可以在比蚀刻停止层53的上表面的水平高的水平处突出。多个第一电极81的每个的垂直高度可以大于多个第一电极81的每个的水平宽度。如图所绘，这里讨论的垂直方向(在图1中被绘为“V”)与衬底21的顶表面正交，使得垫隔离层50在垂直方向上比衬底21更远。如这里所讨论地，水平方向(例如，如图1中所绘的“H”或与其相反的方向)垂直于或几乎垂直于垂直方向。多个第一电极81的每个可以具有螺旋槽63G。与多个第一电极81的侧表面直接接触的一个或更多个支撑件57和59可以设置在比蚀刻停止层53高的水平处。例如，与多个第一电极81的侧表面直接接触的第一支撑件57可以设置在比蚀刻停止层53高的水平处。与多个第一电极81的侧表面直接接触的第二支撑59可以设置在比第一支撑件57高的水平处。电容器电介质层83可以设置在多个第一电极81上(例如，与多个第一电极81接触)。电容器电介质层83可以覆盖多个第一电极81的侧表面和/或上表面。电容器电介质层83可以与多个第一电极81的侧表面和/或上表面直接接触。电容器电介质层83可以延伸到螺旋槽63G的内侧(例如，在螺旋槽(们)63G的区域中覆盖多个第一电极81的表面(们))。电容器电介质层83可以覆盖蚀刻停止层53的上表面。电容器电介质层83可以覆盖第一支撑件57和/或第二支撑件59的上表面和下表面。第二电极85可以设置在电容器电介质层83上(例如，与电容器电介质层83接触)。第二电极85可以与电容器电介质层83直接接触。电容器电介质层83可以插置在第二电极85和多个第一电极81之间、在第二电极85和蚀刻停止层53之间、在第二电极85和第一支撑件57之间、和/或在第二电极85和第二支撑件59之间。图3-8可以绘出根本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n在衬底上的一个或更多个开关；/n第一电极，连接到所述一个或更多个开关，并且具有限定螺旋槽的螺旋形状；/n与所述第一电极接触的支撑件，所述螺旋槽在所述第一电极的一部分和所述支撑件之间延伸；/n与所述第一电极接触的电容器电介质层；以及/n与所述电容器电介质层接触的第二电极。/n

【技术特征摘要】
20181228 KR 10-2018-01722731.一种半导体器件，包括：
在衬底上的一个或更多个开关；
第一电极，连接到所述一个或更多个开关，并且具有限定螺旋槽的螺旋形状；
与所述第一电极接触的支撑件，所述螺旋槽在所述第一电极的一部分和所述支撑件之间延伸；
与所述第一电极接触的电容器电介质层；以及
与所述电容器电介质层接触的第二电极。


2.根据权利要求1所述的半导体器件，其中所述螺旋槽在所述第一电极的侧表面中。


3.根据权利要求1所述的半导体器件，其中在第一方向上跨越所述螺旋槽的开口的第一距离小于在所述螺旋槽的中心处在所述第一方向上跨越所述螺旋槽的第二距离。


4.根据权利要求3所述的半导体器件，其中所述第二距离是在所述第一方向上跨越所述螺旋槽的最大距离。


5.根据权利要求1所述的半导体器件，其中所述第二电极延伸到所述螺旋槽的内部。


6.根据权利要求1所述的半导体器件，其中所述电容器电介质层在所述第一电极的所述部分和所述支撑件之间延伸到所述螺旋槽的内部。


7.根据权利要求1所述的半导体器件，其中所述第二电极在所述第一电极的所述部分和所述支撑件之间延伸到所述螺旋槽的内部。


8.根据权利要求1所述的半导体器件，还包括：
牺牲图案，在所述螺旋槽中，包括与所述支撑件和所述第一电极的材料不同的材料。


9.根据权利要求8所述的半导体器件，其中所述牺牲图案包括通过嵌段共聚物层的微相分离而形成的自发分子组装纳米结构。


10.根据权利要求9所述的半导体器件，其中所述嵌段共聚物层包括无机-有机二嵌段共聚物、有机-有机二嵌段共聚物、所述无机-有机二嵌段共聚物的刷状共聚物和所述有机-有机二嵌段共聚物的刷状共聚物中的至少一种。


11.根据权利要求1所述的半导体器件，其中所述第一电极的高度大于所...

【专利技术属性】
技术研发人员：朴硕汉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR