非易失性存储器及其操作方法技术

本发明专利技术提供了一种非易失性存储器及非易失性存储器的操作方法。所述非易失性存储器包括：存储单元阵列，感测电路，第一缓冲器，以及控制器。所述感测电路设置为从所述存储单元阵列中的多个存储单元中读出原始数据，并将原始数据保存在所述第一缓冲器。所述控制器设置为从所述多个存储单元中确定出发生数据丢失错误的存储单元，以及对发生数据丢失错误的存储单元进行编程操作。在进行读操作后，对发生数据丢失错误的存储单元进行编程，减少发生错误的存储单元数量，提高了数据的完整性。

【技术实现步骤摘要】
非易失性存储器及其操作方法
本专利技术涉及半导体存储器
，尤其涉及一种非易失性存储器及一种非易失性存储器的操作方法。
技术介绍
非易失性存储器(Nonvolatilememory)已经广泛应用于各种数据存储应用。在现代电子系统中，例如个人计算机，移动电话，数码相机，汽车系统，MP3播放器等，非易失性存储器已经成为必不可少的部件。存储在非易失性存储器中的数据在断电后不会丢失。闪存(Flashmemory)是一种代表性的非易失性存储器件。根据存储单元的组织方式，闪存可被分为NOR闪存和NAND闪存。在NAND闪存中，存储单元串联连接，一个存储单元串和位线仅需要一个接触孔。因此NAND闪存具有优异的集成特性，常用于高密度存储，例如MP3播放器和固态硬盘(SolidStateDisk)。在NOR闪存中，每个存储单元独立地连接到位线和字线，因此NOR闪存具有优异的随机存取特性，常用于嵌入式系统。数据通过编程操作写入到闪存中的多个存储单元，但是编程操作并不能使每个存储单元都能存储正确的信息。纠错码(ErrorCorrectionCode，ECC)可以发现存储在闪存中的数据中的错误位，并纠正这些错误位。在将目标数据写入到闪存的编程操作中，纠错码电路生成对应的纠错码数据，纠错码数据和目标数据一起写入到闪存中。在需要使用目标数据时，纠错码数据和目标数据一起读出。纠错码需要对应的存储单元来保存，纠错码的纠错能力决定于其位数。例如，对于NAND闪存，纠错码电路可以纠正512字节数据中的4或8个错误位；对于NOR闪存，纠错码电路可以纠正8字节数据中的1个错误位。每个字节(byte)等于8个位(bit)。随着闪存容量的不断增大，提高纠错码的纠错能力需要增大纠错码的位数，需要更多的存储单元来存储纠错码数据。
技术实现思路
有鉴于此，本专利技术提供一种非易失性存储器及一种非易失性存储器的操作方法，在不增加纠错码位数的情况下，提升数据的完整性。根据本专利技术的一个方面，提供一种非易失性存储器的操作方法，包括：从非易失性存储器的多个存储单元中读出原始数据；从所述多个存储单元中确定出发生数据丢失错误的存储单元；以及对发生数据丢失错误的存储单元进行编程操作。在一个或多个实施例中，从所述多个存储单元中确定出发生数据丢失错误的存储单元包括：使用纠错码数据纠正原始数据得到修正数据；以及通过比较修正数据和原始数据确定确定出发生数据丢失错误的存储单元。其中，发生数据丢失错误的存储单元在原始数据中的对应位的值是1，在修正数据中的对应位的值是0。在一个或多个实施例中，在对发生数据丢失错误的存储单元进行编程操作时使用的编程电压小于将原始数据存储到所述多个存储单元中的编程操作所使用的编程电压。在一个或多个实施例中，对发生数据丢失错误的存储单元进行编程操作包括：在所述多个存储单元连接的字线施加编程电压，向与发生数据丢失错误的存储单元连接的位线施加编程促进电压，向所述多个存储单元中没有发生数据丢失错误的存储单元连接的位线施加编程抑制电压。在一个或多个实施例中，所述对发生数据丢失错误的存储单元进行编程操作包括：向发生数据丢失错误的存储单元的控制栅施加一个17V的电压脉冲。在一个或多个实施例中，所述方法还包括：进行验证操作以确定发生数据丢失错误的存储单元是否被校正。根据本专利技术的另一个方面，提供一种非易失性存储器。该非易失性存储器包括：存储单元阵列，感测电路，第一缓冲器，以及控制器。所述感测电路设置为从所述存储单元阵列中的多个存储单元中读出原始数据，并将原始数据保存在所述第一缓冲器。所述控制器设置为：从所述多个存储单元中确定出发生数据丢失错误的存储单元；以及对发生数据丢失错误的存储单元进行编程操作。在一个或多个实施例中，所述非易失性存储器还包括纠错码电路和第二缓冲器。纠错码电路使用纠错码数据纠正原始数据得到修正数据，并将修正数据保存在第二缓冲器。控制器通过比较修正数据和原始数据确定确定出发生数据丢失错误的存储单元，其中，发生数据丢失错误的存储单元在原始数据中的对应位的值是1，在修正数据中的对应位的值是0。在一个或多个实施例中，在对发生数据丢失错误的存储单元进行编程操作时使用的编程电压小于将原始数据存储到所述多个存储单元中的编程操作所使用的编程电压。在一个或多个实施例中，所述控制器对发生数据丢失错误的存储单元进行编程操作包括：在所述多个存储单元连接的字线施加编程电压，向与发生数据丢失错误的存储单元连接的位线施加编程促进电压，向所述多个存储单元中没有发生数据丢失错误的存储单元连接的位线施加编程抑制电压。在一个或多个实施例中，所述控制器对发生数据丢失错误的存储单元进行编程操作包括：向发生数据丢失错误的存储单元的控制栅施加一个17V的电压脉冲。在一个或多个实施例中，在控制器对发生数据丢失错误的存储单元进行编程操作后，所述控制器向所述多个存储单元连接的字线施加编程验证电压，所述感测电路将验证数据保存到第一缓冲器以确定发生数据丢失错误的存储单元是否被校正。根据本专利技术的非易失性存储器，在执行读操作时，判断是否存在发生数据丢失错误的存储单元，对发生数据丢失错误的存储单元进行一次编程操作，可以减少没有存储正确信息的存储单元的数量，在不增加纠错码位数的情况下，提升数据的完整性。附图说明附图用于提供对本公开的进一步理解，并构成本说明书的一部分。图中的元件和/或组件不一定按比例绘制。图1是本专利技术实施例提供的一种闪存的示意性框图。图2是存储单元的示意结构图。图3是NAND闪存的存储单元块(block)的示意性结构图。图4示出了存储单元页(page)的一种示意性设置。图5是NOR闪存的存储单元阵列的示意性结构图。图6是本专利技术实施例提供的一种闪存操作方法的流程图。图7示出了根据原始数据和修正数据确定发生数据丢失错误的存储单元。图8示出了对NAND闪存中发生数据丢失错误的存储单元编程时施加在字线和位线上的电压。图9示出了对NOR闪存中发生数据丢失错误的存储单元编程时施加在字线和位线上的电压。具体实施方式下面结合本专利技术的实施例的附图更全面地描述本专利技术。本专利技术可以以多种不同的形式实施。本专利技术不应该被解释为限于这里所阐述的实施例。提供这些实施例是为了使本公开彻底和完整，以及将本专利技术的范围完全传达给本领域技术人员。在附图中，为了清楚起见，可以理想化或放大元件的尺寸或配置。应当理解，当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接连接或耦接到另一个元件，也可以存在中间元件。相反，当元件被称为“直接连接到”或“直接耦接到”另一元件时，这两个元件之间不存在中间元件。相同的数字始终指代相同的元素。应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件，部件和/或部分，但是这些元件，部件和/或部分不应受这些术语的限制。这些术语仅用于将一个元件，部件或部分与另一个元件，部件或部本文档来自技高网...

【技术保护点】
1.一种非易失性存储器的操作方法，其特征在于，包括：/n从非易失性存储器的多个存储单元中读出原始数据；/n从所述多个存储单元中确定出发生数据丢失错误的存储单元；以及/n对发生数据丢失错误的存储单元进行编程操作。/n

【技术特征摘要】
1.一种非易失性存储器的操作方法，其特征在于，包括：
从非易失性存储器的多个存储单元中读出原始数据；
从所述多个存储单元中确定出发生数据丢失错误的存储单元；以及
对发生数据丢失错误的存储单元进行编程操作。


2.根据权利要求1所述的操作方法，其中，从所述多个存储单元中确定出发生数据丢失错误的存储单元包括：
使用纠错码数据纠正原始数据得到修正数据；以及
通过比较修正数据和原始数据确定确定出发生数据丢失错误的存储单元，其中，发生数据丢失错误的存储单元在原始数据中的对应位的值是1，在修正数据中的对应位的值是0。


3.根据权利要求1所述的操作方法，其中，在对发生数据丢失错误的存储单元进行编程操作时使用的编程电压小于将原始数据存储到所述多个存储单元中的编程操作所使用的编程电压。


4.根据权利要求1所述的操作方法，其中，对发生数据丢失错误的存储单元进行编程操作包括：在所述多个存储单元连接的字线施加编程电压，向与发生数据丢失错误的存储单元连接的位线施加编程促进电压，向所述多个存储单元中没有发生数据丢失错误的存储单元连接的位线施加编程抑制电压。


5.根据权利要求1所述的操作方法，其中，所述对发生数据丢失错误的存储单元进行编程操作包括：向发生数据丢失错误的存储单元的控制栅施加一个电压脉冲。


6.根据权利要求1至5任一项所述的操作方法，还包括：进行验证操作以确定发生数据丢失错误的存储单元是否被校正。


7.一种非易失性存储器，其特征在于，包括：存储单元阵列，感测电路，第一缓冲器，以及控制器，
所述感测电路设置为从所述存储单元阵...

【专利技术属性】
技术研发人员：陈敏怡，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京;11