使用存储器装置的存储器中处理的方法及存储器装置制造方法及图纸

公开了使用存储器装置的存储器中处理的方法及存储器装置。在使用存储器装置的存储器中处理(PIM)方法中，通过复制并排列被乘数值的m个被乘数比特，将m×n个被乘数排列比特存储在m×n个存储器单元中，并且通过复制并排列乘数值的n个乘数比特，将m×n个乘数排列比特存储在与m×n个存储器单元对应的m×n个读写单元电路中。基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地读取存储在m×n个存储器单元中的m×n个被乘数排列比特，并基于选择性读取的m×n个被乘数排列比特将m×n个乘法比特存储在m×n个读写单元电路中。基于存储在m×n个读写单元电路中的m×n个乘法比特来确定被乘数值与乘数值的乘法值。

【技术实现步骤摘要】
使用存储器装置的存储器中处理的方法及存储器装置对于2018年12月31日提交到韩国知识产权局(KIPO)的第10-2018-0173364号韩国专利申请进行优先权的要求，所述韩国专利申请的全部内容通过引用包含于此。
本公开总体涉及半导体集成电路，更具体地，涉及使用存储器装置的存储器中处理(PIM)的方法，以及执行存储器中处理的存储器装置。
技术介绍
存储器带宽和延迟是许多处理系统中的性能瓶颈。通过使用堆叠式存储器装置可增大存储器容量，在堆叠式存储器装置中，多个半导体装置堆叠在存储器芯片的封装件中。堆叠的半导体裸片可通过使用硅通孔或基底通孔(TSV)电连接。此外，垂直NAND闪存装置包括沿垂直方向设置或堆叠的存储器单元，以增大存储器容量。这样的堆叠技术可增大存储器容量并且还可抑制带宽和延迟惩罚。然而，外部装置对堆叠式存储器装置的每次访问涉及堆叠的半导体裸片之间的数据通信。在这种情况下，每次访问可能发生两次装置间带宽和装置间延迟惩罚。因此，当外部装置的任务需要对堆叠式存储器装置进行多次访问时，装置间带宽和装置间延迟会对系统的处理效率和功耗产生显著影响。
技术实现思路
专利技术构思的实施例提供一种能够高效地执行存储器中处理(PIM)或存储器中计算(CIM)的存储器装置和/或使用所述存储器装置的存储器中处理方法。专利技术构思的实施例提供一种使用存储器装置的存储器中处理(PIM)方法。所述方法包括：通过复制并排列被乘数值的m个被乘数比特，将m×n个被乘数排列比特存储在存储器装置的m×n个存储器单元中，其中，m和n是大于0的自然数；通过复制并排列乘数值的n个乘数比特，将m×n个乘数排列比特存储在存储器装置的与m×n个存储器单元对应的m×n个读写单元电路中；基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地读取存储在m×n个存储器单元中的m×n个被乘数排列比特，并基于选择性读取的m×n个被乘数排列比特将m×n个乘法比特存储在m×n个读写单元电路中，m×n个乘法比特对应于m×n个被乘数排列比特与m×n个乘数排列比特的逐位相乘值；以及基于存储在m×n个读写单元电路中的m×n个乘法比特来确定被乘数值与乘数值的乘法值。专利技术构思的实施例还提供一种使用存储器装置的存储器中处理(PIM)方法。所述方法包括：通过针对所有的i、k和j将包括在p行r列的被乘数矩阵中的(i，k)被乘数值与包括在r行q列的乘数矩阵中的(k，j)乘数值相乘，来确定p×r×q个(i，k，j)乘法值中的每个，其中，i是从1到p的自然数，k是从1到r的自然数，j是从1到q的自然数；以及通过针对所有的k对r个(i，k，j)乘法值进行求和，来确定包括在与被乘数矩阵和乘数矩阵的乘法对应的p行q列的乘法矩阵中的p×q个(i，j)分量值中的每个。确定p×r×q个(i，k，j)乘法值中的p×r×q(i，k，j)乘法值的步骤包括：通过复制并排列(i，k)被乘数值的m个被乘数比特，将m×n个被乘数排列比特存储在存储器装置的m×n个存储器单元中，其中，m和n是大于0的自然数；通过复制并排列(k，j)乘数值的n个乘数比特，将m×n个乘数排列比特存储在存储器装置的与m×n个存储器单元对应的m×n个读写单元电路中；基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地读取存储在m×n个存储器单元中的m×n个被乘数排列比特，并基于选择性读取的m×n个被乘数排列比特将m×n个乘法比特存储在m×n个读写单元电路中，m×n个乘法比特对应于m×n个被乘数排列比特与m×n个乘数排列比特的逐位相乘值；以及基于存储在m×n个读写单元电路中的m×n个乘法比特，来确定(i，k)被乘数值与(k，j)乘数值的p×r×q(i，k，j)乘法值。专利技术构思的实施例还提供一种存储器装置，所述存储器装置包括：数据复制排列电路，被配置为通过复制并排列包括在被乘数矩阵中的被乘数值的被乘数比特，来生成被乘数排列比特，并通过复制并排列包括在乘数矩阵中的乘数值的乘数比特，来生成乘数排列比特；存储器单元阵列，包括连接到位线的存储器单元，并被配置为存储被乘数排列比特；读写单元电路，连接到位线并被配置为：存储乘数排列比特，接收基于存储在读写单元电路中的乘数排列比特从存储器单元选择性读取的被乘数排列比特，以及基于从存储器单元选择性读取的被乘数排列比特存储乘法比特，乘法比特对应于被乘数排列比特与乘数排列比特的逐位相乘值；以及运算电路，被配置为基于存储在读写单元电路中的乘法比特，来确定与被乘数矩阵和乘数矩阵的乘法对应的乘法矩阵的分量值。专利技术构思的实施例还提供一种存储器系统，所述存储器系统包括：存储器控制器；以及非易失性存储器装置，包括存储器单元阵列和读写单元电路，读写单元电路响应于存储器控制器访问存储器单元阵列的存储器单元。非易失性存储器装置通过复制并排列被乘数值的被乘数比特，将被乘数排列比特存储在存储器单元中；通过复制并排列乘数值的乘数比特，将乘数排列比特存储在与存储器单元对应的读写单元电路中；基于存储在读写单元电路中的乘数排列比特，选择性地读取存储在存储器单元中的被乘数排列比特，基于选择性读取的被乘数排列比特将乘法比特存储在读写单元电路中，乘法比特对应于被乘数排列比特与乘数排列比特的逐位相乘值；以及基于存储在读写单元电路中的乘法比特来确定被乘数值与乘数值的乘法值。根据专利技术构思的实施例的存储器装置和存储器中处理(PIM)方法可通过使用包括在存储器装置中的读写电路和运算电路执行数据密集处理以减少在存储器装置与外部装置之间传输的数据量，来减少处理时间和功耗。根据专利技术构思的实施例的存储器装置和存储器中处理(PIM)方法可通过使用读写电路经由数据的高效重新排列和并行逐位乘法执行数据密集处理(诸如，MLP(多层感知器)、RNN(递归神经网络)、CNN(卷积神经网络)等)，来减少处理时间和功耗。附图说明从以下结合附图的详细描述，将更清楚地理解专利技术构思的实施例。图1示出根据专利技术构思的实施例的存储器中处理(PIM)方法的流程图。图2示出根据专利技术构思的实施例的被乘数比特和乘数比特的数据重新排列。图3示出根据专利技术构思的实施例的图2的重新排列的数据的逐位乘法。图4示出根据专利技术构思的其他实施例的被乘数比特和乘数比特的数据重新排列。图5示出根据专利技术构思的实施例的图4的重新排列的数据的逐位乘法。图6示出三维闪存的读取偏置条件的电路图。图7示出根据专利技术构思的实施例的适用于存储器中处理(PIM)方法的选择性读取操作的示图。图8示出根据专利技术构思的实施例的适用于存储器中处理(PIM)方法的另一选择性读取操作的示图。图9示出根据专利技术构思的实施例的包括在存储器装置中的加权加法器。图10示出根据专利技术构思的实施例的包括在存储器装置中的另一加权加法器。图11示出根据专利技术构思的实施例的数据重新排列的示图。图12示出根据图11的重新排列的数据的选择性读取操作的乘法比特的示图。图13示出基于图12的乘法比特的加权相加运算的本文档来自技高网...

【技术保护点】
1.一种使用存储器装置的存储器中处理方法，所述存储器中处理方法包括：/n通过复制并排列被乘数值的m个被乘数比特，将m×n个被乘数排列比特存储在存储器装置的m×n个存储器单元中，其中，m和n是大于零的自然数；/n通过复制并排列乘数值的n个乘数比特，将m×n个乘数排列比特存储在存储器装置的与m×n个存储器单元对应的m×n个读写单元电路中；/n基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地读取存储在m×n个存储器单元中的m×n个被乘数排列比特，并基于选择性读取的m×n个被乘数排列比特将m×n个乘法比特存储在m×n个读写单元电路中，m×n个乘法比特对应于m×n个被乘数排列比特与m×n个乘数排列比特的逐位相乘值；以及/n基于存储在m×n个读写单元电路中的m×n个乘法比特来确定被乘数值与乘数值的乘法值。/n

【技术特征摘要】
20181231 KR 10-2018-01733641.一种使用存储器装置的存储器中处理方法，所述存储器中处理方法包括：
通过复制并排列被乘数值的m个被乘数比特，将m×n个被乘数排列比特存储在存储器装置的m×n个存储器单元中，其中，m和n是大于零的自然数；
通过复制并排列乘数值的n个乘数比特，将m×n个乘数排列比特存储在存储器装置的与m×n个存储器单元对应的m×n个读写单元电路中；
基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地读取存储在m×n个存储器单元中的m×n个被乘数排列比特，并基于选择性读取的m×n个被乘数排列比特将m×n个乘法比特存储在m×n个读写单元电路中，m×n个乘法比特对应于m×n个被乘数排列比特与m×n个乘数排列比特的逐位相乘值；以及
基于存储在m×n个读写单元电路中的m×n个乘法比特来确定被乘数值与乘数值的乘法值。


2.根据权利要求1所述的存储器中处理方法，其中，选择性地读取m×n个被乘数排列比特并将m×n个乘法比特存储在m×n个读写单元电路中的步骤包括：
从m×n个存储器单元读取m×n个被乘数排列比特之中的与m×n个乘数排列比特之中的具有值“1”的乘数排列比特对应的被乘数排列比特，并利用读取的被乘数排列比特替换存储在m×n个读写单元电路中的具有值“1”的乘数排列比特；以及
不管m×n个被乘数排列比特之中的与具有值“0”的乘数排列比特对应的被乘数排列比特的值如何，都保持存储在m×n个读写单元电路中的m×n个乘数排列比特之中的具有值“0”的乘数排列比特。


3.根据权利要求1所述的存储器中处理方法，其中，将m×n个乘法比特存储在m×n个读写单元电路中的步骤包括：
基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地对连接到m×n个读写单元电路的m×n条位线进行预充电；以及
在选择性地对m×n条位线进行预充电之后，对m×n个存储器单元执行感测操作，
其中，m×n条位线连接到m×n个存储器单元。


4.根据权利要求3所述的存储器中处理方法，选择性地对m×n条位线进行预充电的步骤包括：
将m×n条位线之中的与m×n个乘数排列比特之中的具有值“1”的乘数排列比特对应的位线从与值“0”对应的初始化电压预充电到与值“1”对应的预充电电压；以及
将m×n条位线之中的与m×n个乘数排列比特之中的具有值“0”的乘数排列比特对应的位线保持在初始化电压。


5.根据权利要求1所述的存储器中处理方法，其中，存储m×n个乘法比特的步骤包括：
基于存储在m×n个读写单元电路中的m×n个乘数排列比特，选择性地将m×n条位线电连接到m×n个读写单元电路；以及
在m×n条位线选择性地电连接到m×n个读写单元电路时，对m×n个存储器单元执行感测操作。


6.根据权利要求5所述的存储器中处理方法，其中，选择性地将m×n条位线电连接到m×n个读写单元电路的步骤包括：
将m×n条位线之中的与m×n个乘数排列比特之中的具有值“1”的乘数排列比特对应的位线电连接到m×n个读写单元电路中的相应的读写单元电路；以及
将m×n条位线之中的与m×n个乘数排列比特之中的具有值“0”的乘数排列比特对应的位线与m×n个读写单元电路中的相应的读写单元电路电断开。


7.根据权利要求1所述的存储器中处理方法，其中，通过第一复制和排列方案生成m×n个被乘数排列比特，使得m个被乘数比特中的每个比特被重复复制并排列n次以彼此相邻，并且
其中，通过第二复制和排列方案生成m×n个乘数排列比特，使得n个乘数比特被重复复制并排列m次。


8.根据权利要求7所述的存储器中处理方法，其中，确定被乘数值与乘数值的乘法值的步骤包括：
将存储在m×n个读写单元电路中的m×n个乘法比特分组为与m个被乘数比特对应的m个比特组；
顺序地读取与m个比特组对应的m个中间乘法值；以及
通过对m个加权中间乘法值进行求和来确定乘法值，其中，m个加权中间乘法值中的每个是m个中间乘法值中的每个和与m个被乘数比特对应的m个比特权重中的每个的乘法值。


9.根据权利要求1所述的存储器中处理方法，其中，通过第一复制和排列方案生成m×n个乘数排列比特，使得n个乘数比特中的每个比特被重复复制并排列m次以彼此相邻，并且
其中，通过第二复制和排列方案生成m×n个被乘数排列比特，使得m个被乘数比特被重复复制并排列n次。


10.根据权利要求9所述的存储器中处理方法，其中，确定被乘数值与乘数值的乘法值的步骤包括：
将存储在m×n个读写单元电路中的m×n个乘...

【专利技术属性】
技术研发人员：宋永先，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR