用于存储装置中的扩展性错误校正的方法和装置制造方法及图纸

本申请案涉及用于存储装置中的扩展性错误校正的方法和装置。本文描述用于存储装置中的扩展性错误校正的装置和技术。接收具有相对应的逻辑地址和物理地址的第一组数据。可基于所述逻辑地址选择第二组数据。可从所述第一组数据和所述第二组数据计算次级错误校正数据。从所述第一组数据和第三组数据计算得到的初级错误校正数据可与所述次级错误校正数据有区别。可基于所述第一组数据的所述物理地址选择所述第三组数据。可基于所述逻辑地址将所述次级错误校正数据写入到所述存储装置。

【技术实现步骤摘要】
用于存储装置中的扩展性错误校正的方法和装置
本申请案涉及存储装置。
技术介绍
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻式随机存取存储器(MRAM)等等。快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每一存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。NOR和NAND架构半导体存储器阵列都是通过解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元便使其数据值置于位线上，从而取决于特定单元经编程的状态而造成不同电流流动。在NAND架构半导体存储器阵列中，将高偏置电压施加于漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的非所选存储器单元的栅极的字线，以使每一群组的非所选存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。电流随后从源极线通过每个串联耦合的群组流动到位线，仅受每个群组中的选定存储器单元限制，从而使选定存储器单元的当前经编码数据值置于位线上。NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别地或共同地编程到一个或若干经编程状态。举例来说，单层级单元(SLC)可表示两个经编程状态(例如，1或0)中的一个，表示一个数据位。然而，快闪存储器单元也可表示超过两个经编程状态中的一个，从而允许制造较高密度的存储器而不增加存储器单元的数目，因为每一单元可表示超过一个二进制数字(例如，超过一个位)。这类单元可称为多状态存储器单元、多数字单元或多层级单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一个)的存储器单元，三层级单元(TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一个)的存储器单元，且四层级单元(QLC)可每单元存储四个数据位。MLC在本文中以其较广泛情形使用，可以指每单元可存储多于一个数据位(即，可表示超过两个经编程状态)的任何存储器单元。传统的存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为了针对给定面积增加存储器容量且减小成本，已减小单独存储器单元的大小。然而，存在单独存储器单元的大小减少的技术限制，且因此存在2D存储器阵列的存储器密度的技术限制。作为响应，正开发三维(3D)存储器结构，例如3DNAND架构半导体存储器装置，以进一步增加存储器密度且降低存储器成本。此类3DNAND装置常包含存储单元串，其串联(例如，漏极到源极)耦合于接近源极的一或多个源极侧选择栅极(SGS)与接近位线的一或多个漏极侧选择栅极(SGD)之间。在实例中，SGS或SGD可包含一或多个场效应晶体管(FET)或金属氧化物半导体(MOS)结构装置等。在一些实例中，串将竖直延伸穿过含有相应字线的多个竖直间隔开的层。半导体结构(例如，多晶硅结构)可邻近于存储单元串而延伸以形成用于所述串的存储单元的沟道。在竖直串的实例中，多晶硅结构可呈竖直延伸支柱的形式。在一些实例中，串可“折叠”，且因此相对于U形支柱而布置。在其它实例中，多个竖直结构可堆叠于彼此之上以形成存储单元串的堆叠阵列。存储器阵列或装置可组合在一起以形成存储器系统的存储体积，例如固态驱动器(SSD)、通用快闪存储(UFSTM)装置、多媒体卡(MMC)固态存储装置、嵌入式MMC装置(eMMCTM)等。SSD可尤其用作计算机的主存储装置，其关于例如性能、大小、重量、强度、操作温度范围和功率消耗具有优于具有移动部件的传统硬盘驱动器的优点。举例来说，SSD可具有减少的寻道时间、等待时间或与磁盘驱动器相关联的其它延迟(例如，机电等)。SSD使用例如快闪存储器单元等非易失性存储器单元来避免内部电池电源要求，因此允许驱动器更为多功能且紧凑。SSD可包含若干存储器装置，包含若干裸片或逻辑单元(例如，逻辑单元数字或LUN)，且可包含执行操作存储器装置或与外部系统介接所需的逻辑功能的一或多个处理器或其它控制器。这类SSD可包含一或多个快闪存储器裸片，其上包含若干存储器阵列及外围电路系统。快闪存储器阵列可包含组织成若干物理页的若干存储器单元块。在许多实例中，SSD也将包含DRAM或SRAM(或其它形式的存储器裸片或其它存储器结构)。SSD可从主机接收与存储器操作相关联的命令，所述存储器操作例如是在存储器装置与主机之间传送数据(例如，用户数据及相关联完整性数据，例如错误数据及地址数据等)的读取或写入操作，或者从存储器装置擦除数据的擦除操作。
技术实现思路
在一个方面中，本申请案提供一种用于存储装置中的扩展性错误校正的存储器控制器，所述存储器控制器包括：接口，其用以与所述存储装置通信；及处理电路系统，其用以：接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；基于所述逻辑地址选择第二组数据；从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第三组数据计算得到的初级错误校正数据与所述次级错误校正数据有区别，所述第三组数据是基于所述物理地址而选择；以及基于所述逻辑地址，经由所述接口将所述次级错误校正数据写入到所述存储装置。在另一方面中，本申请案提供一种用于存储装置中的扩展性错误校正的方法，所述方法包括：接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；基于所述逻辑地址选择第二组数据；从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第三组数据计算得到的初级错误校正数据与所述次级错误校正数据有区别，所述第三组数据是基于所述物理地址而选择；以及基于所述逻辑地址将所述次级错误校正数据写入到所述存储装置。在另一方面中，本申请案提供一种机器可读媒体，其包含指令，所述指令在由机器执行时致使所述机器执行本申请案中所描述的方法。在又一方面中，本申请案提供一种系统，其包含用以执行本申请案中所描述的方法的本文档来自技高网...

【技术保护点】
1.一种用于存储装置中的扩展性错误校正的存储器控制器，所述存储器控制器包括：/n接口，其用以与所述存储装置通信；及/n处理电路系统，其用以：/n接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；/n基于所述逻辑地址选择第二组数据；/n从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第三组数据计算得到的初级错误校正数据与所述次级错误校正数据有区别，所述第三组数据是基于所述物理地址而选择；以及/n基于所述逻辑地址，经由所述接口将所述次级错误校正数据写入到所述存储装置。/n

【技术特征摘要】
20181228 US 16/236,0941.一种用于存储装置中的扩展性错误校正的存储器控制器，所述存储器控制器包括：
接口，其用以与所述存储装置通信；及
处理电路系统，其用以：
接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；
基于所述逻辑地址选择第二组数据；
从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第三组数据计算得到的初级错误校正数据与所述次级错误校正数据有区别，所述第三组数据是基于所述物理地址而选择；以及
基于所述逻辑地址，经由所述接口将所述次级错误校正数据写入到所述存储装置。


2.根据权利要求1所述的存储器控制器，其中所述逻辑地址具有块分辨率，所述逻辑地址是逻辑块地址LBA。


3.根据权利要求1所述的存储器控制器，其中，为基于所述逻辑地址选择所述第二组数据，所述处理电路系统经布置成随机选择所述存储装置的第二逻辑地址，所述第二逻辑地址不是所述逻辑地址。


4.根据权利要求1所述的存储器控制器，其中，为基于所述逻辑地址选择所述第二组数据，所述处理电路系统经布置成在所述逻辑地址为偶数时选择所述存储装置的偶数逻辑地址，否则选择奇数逻辑地址。


5.根据权利要求1所述的存储器控制器，其中，为基于所述逻辑地址选择所述第二组数据，所述处理电路系统经布置成选择所述存储装置的第二逻辑地址，所述第二逻辑地址是所述存储装置的写入宽度的模。


6.根据权利要求1所述的存储器控制器，其中单一参数化公式用于次级错误校正码计算和初级错误校正码计算公式两者。


7.根据权利要求6所述的存储器控制器，其中所述单一参数化公式的参数指定错误校正数据的密度。


8.根据权利要求7所述的存储器控制器，其中所述参数针对所述次级错误校正数据所指定的错误校正数据密度低于针对所述初级错误校正数据所指定的密度。


9.根据权利要求1所述的存储器控制器，其中所述处理电路系统经布置成：
基于所述逻辑地址选择第四组数据；
从所述第一组数据和所述第四组数据计算三级错误校正数据；以及
基于所述逻辑地址将所述三级错误校正数据写入到所述存储装置。


10.一种用于存储装置中的扩展性错误校正的方法，所述方法包括：
接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；
基于所述逻辑地址选择第二组数据；
从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第...

【专利技术属性】
技术研发人员：D·A·帕尔默，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US