【技术实现步骤摘要】
用于存储装置中的扩展性错误校正的方法和装置
本申请案涉及存储装置。
技术介绍
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻式随机存取存储器(MRAM)等等。快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形...
【技术保护点】
1.一种用于存储装置中的扩展性错误校正的存储器控制器，所述存储器控制器包括：/n接口，其用以与所述存储装置通信；及/n处理电路系统，其用以：/n接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；/n基于所述逻辑地址选择第二组数据；/n从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第三组数据计算得到的初级错误校正数据与所述次级错误校正数据有区别，所述第三组数据是基于所述物理地址而选择；以及/n基于所述逻辑地址，经由所述接口将所述次级错误校正数据写入到所述存储装置。/n
【技术特征摘要】
20181228 US 16/236,0941.一种用于存储装置中的扩展性错误校正的存储器控制器，所述存储器控制器包括：
接口，其用以与所述存储装置通信；及
处理电路系统，其用以：
接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；
基于所述逻辑地址选择第二组数据；
从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第三组数据计算得到的初级错误校正数据与所述次级错误校正数据有区别，所述第三组数据是基于所述物理地址而选择；以及
基于所述逻辑地址，经由所述接口将所述次级错误校正数据写入到所述存储装置。
2.根据权利要求1所述的存储器控制器，其中所述逻辑地址具有块分辨率，所述逻辑地址是逻辑块地址LBA。
3.根据权利要求1所述的存储器控制器，其中，为基于所述逻辑地址选择所述第二组数据，所述处理电路系统经布置成随机选择所述存储装置的第二逻辑地址，所述第二逻辑地址不是所述逻辑地址。
4.根据权利要求1所述的存储器控制器，其中，为基于所述逻辑地址选择所述第二组数据，所述处理电路系统经布置成在所述逻辑地址为偶数时选择所述存储装置的偶数逻辑地址，否则选择奇数逻辑地址。
5.根据权利要求1所述的存储器控制器，其中，为基于所述逻辑地址选择所述第二组数据，所述处理电路系统经布置成选择所述存储装置的第二逻辑地址，所述第二逻辑地址是所述存储装置的写入宽度的模。
6.根据权利要求1所述的存储器控制器，其中单一参数化公式用于次级错误校正码计算和初级错误校正码计算公式两者。
7.根据权利要求6所述的存储器控制器，其中所述单一参数化公式的参数指定错误校正数据的密度。
8.根据权利要求7所述的存储器控制器，其中所述参数针对所述次级错误校正数据所指定的错误校正数据密度低于针对所述初级错误校正数据所指定的密度。
9.根据权利要求1所述的存储器控制器，其中所述处理电路系统经布置成：
基于所述逻辑地址选择第四组数据；
从所述第一组数据和所述第四组数据计算三级错误校正数据；以及
基于所述逻辑地址将所述三级错误校正数据写入到所述存储装置。
10.一种用于存储装置中的扩展性错误校正的方法，所述方法包括：
接收第一组数据，所述第一组数据具有对应逻辑地址和对应物理地址；
基于所述逻辑地址选择第二组数据；
从所述第一组数据和所述第二组数据计算次级错误校正数据，从所述第一组数据和第...
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