本发明专利技术公开了一种沟槽栅器件的栅极串联电阻,沟槽栅器件的有源区中形成有多个并联的沟槽栅,沟槽栅包括第一沟槽和形成于第一沟槽内的栅氧化层和多晶硅栅;多晶硅栅通过对应的栅极总线连接到栅极焊盘;栅极总线包括多级,所需的栅极串联电阻设置在两级相邻的栅极总线之间并实现两级栅极总线之间的连接,栅极串联电阻包括第二沟槽、形成于第二沟槽内的隔离氧化层和多晶硅电阻;多晶硅栅通过顶部对应的接触孔连接到对应的栅极总线;多晶硅电阻通过顶部对应的接触孔连接到对应的栅极总线。本发明专利技术不需要增加额外的光罩来定义栅极串联电阻,从而能降低成本。
Gate series resistance of trench gate device
【技术实现步骤摘要】
沟槽栅器件的栅极串联电阻
本专利技术涉及一种半导体集成电路,特别是涉及一种沟槽栅器件的栅极串联电阻。
技术介绍
半导体器件中的栅极结构包括平面栅和沟槽栅。平面栅由形成于半导体衬底如硅衬底的表面的栅介质层和多晶硅(Poly)栅组成。沟槽栅则包括形成于半导体衬底中的沟槽以及形成于沟槽中的栅介质层和多晶硅栅。半导体器件中,栅极结构往往需要和栅极串联电阻相串联,以调节总的栅极电阻。现有栅极串联电阻通常是由形成于半导体衬底表面的多晶硅电阻组成,多晶硅电阻是通过对形成于半导体衬底表面的多晶硅层进行光刻定义加刻蚀形成,多晶硅电阻的掺杂往往根据所需要的电阻来确定。对于平面栅器件,多晶硅电阻和多晶硅栅都是平面结构,故多晶硅电阻的多晶硅层和多晶硅层的图形化能和多晶硅栅对应的工艺集成在一起实现,也即直接采用多晶硅栅的光罩(Mask)进行光刻定义即可同时定义出多晶硅电阻的形成区域。但是对于沟槽栅器件,多晶硅栅是形成于沟槽中,多晶硅栅和形成于半导体衬底表面的多晶硅电阻不能采用同一层多晶硅层并采用相同的光罩进行定义来同时形成,故为了形成多晶硅电阻,需要增加一层额外的多晶硅光罩来定义多晶硅电阻的图形结构,这会增加额外的成本。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽栅器件的栅极串联电阻,不需要增加额外的光罩来定义栅极串联电阻,从而能降低成本。为解决上述技术问题,本专利技术提供的沟槽栅器件的栅极串联电阻中,沟槽栅器件的有源区中形成有多个并联的沟槽栅,所述沟槽栅包括形成于半导体衬底中的第一沟槽、形成于所述第一沟槽内侧表面的栅氧化层和填充于所述第一沟槽中的多晶硅栅。各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘,所述栅极总线和所述栅极焊盘都由对应的正面金属层组成;所述栅极总线包括多级,所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接,所述栅极串联电阻包括形成于半导体衬底中的第二沟槽、形成于所述第二沟槽内侧表面的隔离氧化层和填充于所述第二沟槽中的多晶硅电阻。所述多晶硅栅通过顶部对应的接触孔连接到对应的所述栅极总线。所述多晶硅电阻通过顶部对应的接触孔连接到对应的所述栅极总线。进一步的改进是,所述半导体衬底包括硅衬底。进一步的改进是,所述第一沟槽和所述第二沟槽对应的光罩为同一层光罩,所述第一沟槽和所述第二沟槽的刻蚀工艺相同且同时形成。进一步的改进是,所述隔离氧化层和所述栅氧化层具有相同的工艺结构且同时形成。进一步的改进是,所述多晶硅栅和所述多晶硅电阻的多晶硅为同时形成的同一层多晶硅。进一步的改进是,所述多晶硅栅具有重掺杂的结构,所述多晶硅电阻的掺杂条件和所述多晶硅栅的掺杂条件相同或不同。进一步的改进是,各所述第二沟槽包括一个以上,各所述多晶硅电阻之间呈并联结构。所述栅极串联电阻的大小为对应的所述多晶硅电阻的并联值并通过对应的所述第二沟槽的长度以及数目调节。进一步的改进是,各所述第二沟槽具有相同的尺寸,相同的尺寸包括长度和宽度。进一步的改进是,各所述第一沟槽的宽度都相同,各所述第二沟槽的宽度等于所述第一沟槽的宽度。进一步的改进是,所述栅极总线包括两级,第一级栅极总线位于外侧且直接和所述栅极焊盘连接。第二级栅极总线位于内侧且各所述多晶硅栅通过接触孔直接和所述第二级栅极总线连接。进一步的改进是,各所述沟槽栅两侧的所述有源区中形成有和所述多晶硅栅自对准的源区,所述源区顶部通过对应的接触孔连接到对应的由正面金属层组成的源极。进一步的改进是,在版图结构上,各所述第一沟槽都呈条形结构且平行排列,所述源区的掺杂区的长度小于对应的所述第一沟槽的长度,在延伸到对应的所述源区外的所述第一沟槽中的所述多晶硅栅的顶部形成有和所述第二级栅极总线连接的接触孔。进一步的改进是,所述第二沟槽的数量小于所述第一沟槽的数量。进一步的改进是,所述第二沟槽为由对应的所述第一沟槽在末端进行截断形成,所述第二沟槽的两条长度表面和对应的所述第一沟槽的长度边对齐。进一步的改进是,末端形成有所述第二沟槽的所述第一沟槽对应的所述第二沟槽的外侧宽度边和末端未形成所述第二沟槽的各所述第一沟槽对应的宽度边对齐。进一步的改进是,所述第二级栅极总线包括两根;在版图结构上,各所述第一沟槽的延伸到所述源区外的两端都和对应的所述第二级栅极总线垂直相交,两根所述第二级栅极总线沿各所述第一沟槽的中心连线呈左右对称结构。进一步的改进是,在版图结构上,所述栅极串联电阻分布在一个以上的栅极串联电阻区域上,各所述栅极串联电阻区域上包括一个以上的所述第二沟槽。进一步的改进是,在版图上,各所述栅极串联电阻区域呈对称设置。进一步的改进是,在版图上,所述第一级栅极总线环绕在对应的所述第二级栅极总线、所述多晶硅栅和所述多晶硅电阻的外侧。进一步的改进是,终端区环绕在所述有源区的外侧。进一步的改进是,沟槽栅器件包括沟槽栅VDMOS,沟槽栅超级结MOSFET,沟槽栅IGBT。本专利技术通过将栅极总线分成多级并在相邻级的栅极总线之间设置沟槽结构的栅极串联电阻,从而能使沟槽栅和栅极串联电阻都为沟槽结构,能实现采用相同的光刻工艺同时形成沟槽栅和栅极串联电阻,所以本专利技术不需要增加额外的光罩来定义栅极串联电阻,从而能降低成本。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明:图1是本专利技术实施例沟槽栅器件的版图结构;图2是图1中虚线框101处的放大图;图3是图1中虚线框102处的放大图;图4是图3中第二沟槽处的放大图。具体实施方式如图1所示,是本专利技术实施例沟槽栅器件的版图结构;图2是图1中虚线框101处的放大图;图3是图1中虚线框102处的放大图;图4是图3中第二沟槽2处的放大图。本专利技术实施例沟槽栅器件的栅极串联电阻中,沟槽栅器件的有源区中形成有多个并联的沟槽栅,所述沟槽栅包括形成于半导体衬底中的第一沟槽1、形成于所述第一沟槽1内侧表面的栅氧化层和填充于所述第一沟槽1中的多晶硅栅。各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘3,所述栅极总线和所述栅极焊盘3都由对应的正面金属层组成;所述栅极总线包括多级,所需的所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接,所述栅极串联电阻包括形成于半导体衬底中的第二沟槽2、形成于所述第二沟槽2内侧表面的隔离氧化层和填充于所述第二沟槽2中的多晶硅电阻。所述多晶硅栅通过顶部对应的接触孔8连接到对应的所述栅极总线。所述多晶硅电阻通过顶部对应的接触孔8连接到对应的所述栅极总线。本专利技术实施例中,所述半导体衬底包括硅衬底。所述第一沟槽1和所述第二沟槽2对应的光罩为同一层光罩,所述第一沟槽1和所述第二沟槽2的刻蚀工艺相同且同时形成。所述隔离氧化层和所述栅氧化层具有相同的工艺结构且同时形成。
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【技术保护点】
1.一种沟槽栅器件的栅极串联电阻,其特征在于:沟槽栅器件的有源区中形成有多个并联的沟槽栅,所述沟槽栅包括形成于半导体衬底中的第一沟槽、形成于所述第一沟槽内侧表面的栅氧化层和填充于所述第一沟槽中的多晶硅栅;/n各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘,所述栅极总线和所述栅极焊盘都由对应的正面金属层组成;/n所述栅极总线包括多级,所需的所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接,所述栅极串联电阻包括形成于半导体衬底中的第二沟槽、形成于所述第二沟槽内侧表面的隔离氧化层和填充于所述第二沟槽中的多晶硅电阻;/n所述多晶硅栅通过顶部对应的接触孔连接到对应的所述栅极总线;/n所述多晶硅电阻通过顶部对应的接触孔连接到对应的所述栅极总线。/n
【技术特征摘要】
1.一种沟槽栅器件的栅极串联电阻,其特征在于:沟槽栅器件的有源区中形成有多个并联的沟槽栅,所述沟槽栅包括形成于半导体衬底中的第一沟槽、形成于所述第一沟槽内侧表面的栅氧化层和填充于所述第一沟槽中的多晶硅栅;
各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘,所述栅极总线和所述栅极焊盘都由对应的正面金属层组成;
所述栅极总线包括多级,所需的所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接,所述栅极串联电阻包括形成于半导体衬底中的第二沟槽、形成于所述第二沟槽内侧表面的隔离氧化层和填充于所述第二沟槽中的多晶硅电阻;
所述多晶硅栅通过顶部对应的接触孔连接到对应的所述栅极总线;
所述多晶硅电阻通过顶部对应的接触孔连接到对应的所述栅极总线。
2.如权利要求1所述的沟槽栅器件的栅极串联电阻,其特征在于:所述半导体衬底包括硅衬底;
所述第一沟槽和所述第二沟槽对应的光罩为同一层光罩,所述第一沟槽和所述第二沟槽的刻蚀工艺相同且同时形成;
所述隔离氧化层和所述栅氧化层具有相同的工艺结构且同时形成;
所述多晶硅栅和所述多晶硅电阻的多晶硅为同时形成的同一层多晶硅;
所述多晶硅栅具有重掺杂的结构;
所述多晶硅电阻的掺杂条件和所述多晶硅栅的掺杂条件相同或不同。
3.如权利要求2所述的沟槽栅器件的栅极串联电阻,其特征在于:各所述第二沟槽包括一个以上,各所述多晶硅电阻之间呈并联结构;所述栅极串联电阻的大小为对应的所述多晶硅电阻的并联值并通过对应的所述第二沟槽的长度以及数目调节。
4.如权利要求3所述的沟槽栅器件的栅极串联电阻,其特征在于:各所述第二沟槽具有相同的尺寸,相同的尺寸包括长度和宽度;
各所述第一沟槽的宽度都相同,各所述第二沟槽的宽度等于所述第一沟槽的宽度。
5.如权利要求4所述的沟槽栅器件的栅极串联电阻,其特征在于:所述栅极总线包括两级,第一级栅极总线位于外侧且直接和所述栅极焊盘连接;
第二级栅极总线位于内侧且各所述多晶硅栅通过接触孔直接和所述第二级栅极总线连接。
6.如权利要求5所述的沟槽栅器件的栅极串联电阻,其特征在于...
【专利技术属性】
技术研发人员:李昊,
申请(专利权)人:上海华虹宏力半导体制造有限公司,
类型:发明
国别省市:上海;31
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