电子芯片存储器制造技术

本公开涉及电子芯片存储器。一种器件包括第一开关、第一不可逆地可编程的存储器点、以及与第一不可逆地可编程的存储器点并联耦合的第二不可逆地可编程的存储器点。第一开关和第一与第二不可逆地可编程的存储器点的并联组合被串联耦合在第一节点和第二节点之间。

【技术实现步骤摘要】
电子芯片存储器相关申请的交叉引用本申请要求于2018年12月21日提交的法国专利申请No.1873833的优先权，由此该申请通过引用合并于此。本申请涉及于2018年12月21日提交的法国专利申请No.1873830和法国专利申请No.1873848，由此上述申请通过引用合并于此。
本公开大体上涉及电子器件，诸如存储器。
技术介绍
存储器通常包括大致被布置成矩阵的存储器单元。在不可逆地可编程的存储器中，每个单元最初只能编程一次。在唯一的编程之后，该不可逆地可编程的单元不再是可编程的，并且作为只读存储器可访问，因此该存储器变为了死存储器。通常采用具有物理上不可克隆功能的生成器对存储器的数据进行加密，目的是保护存储器以免未授权人员对数据进行访问。期望能够改善针对目的为获得存储在存储器(特别是死存储器)中的数据的攻击的保护。
技术实现思路
本公开大体上涉及电子器件，特别地涉及用于集成电路的电子芯片。典型地，本公开涉及存储器，诸如不可逆地可编程的存储器，并且本公开涉及具有物理上不可克隆功能的生成器。一个实施例解决了已知存储器(例如已知的不可逆地可编程的存储器)的一些或所有缺陷。一个实施例解决了已知的具有物理上不可克隆功能的生成器的一些或所有缺陷。根据一个方面，一个实施例提供了包括至少三个存储器单元的器件。针对每个单元，存在第一掺杂的半导体区域和将该单元耦合至第一区域的开关。第一掺杂的半导体区将第一区域连接在一起。根据一个实施例，第一区和第一区域位于相同的半导体层中，优选地，该半导体层覆盖绝缘层。根据一个实施例，器件还包括将第一区域连接在一起的导电轨道。根据一个实施例，每个开关包括具有栅极的晶体管，栅极是间断的，并且具有共线的伸长形状。根据一个实施例，每个单元包括一个或多个不可逆地可编程的存储器点，每个存储器点包括第二半导体区和位于该第二区上的栅极。根据一个实施例，器件包括导电区域，该导电区域限定存储器点的栅极。根据一个实施例，导电区域和晶体管的栅极具有相同的伸长方向。另一实施例提供包括如上面所限定的器件的存储器。根据一个实施例，单元被布置成矩阵，每个器件限定矩阵的行。根据一个实施例，两个相邻的行关于轴线对称地布置。根据一个实施例，两个相邻的行的导电区域构成共用导电区域。根据一个实施例，分别位于两个相邻的行中并且位于矩阵的相同列中的两个存储器点的第二区交替地接触布置在具有共用导电区域的垂直对准的两侧的第二半导体区域和第三半导体区域。根据一个实施例，存储器包括将矩阵的列的晶体管的栅极连接在一起的导电轨道。根据一个实施例，存储器包括选择电路，选择电路用于选择单元之一，并用于对所选单元进行编程。根据另一方面，一个实施例提供一种器件，该器件包括第一和第二不可逆地可编程的存储器点的并联与第一开关的串联。根据一个实施例，该器件包括用于暂时地施加用于对存储器点进行编程的电压的两个节点，两个节点通过串联耦合。根据一个实施例，在所述并联与第一开关之间的连接节点包括连接存储器点的第一掺杂的半导体区域。根据一个实施例，第一开关被连接至第一区域的中心部分。根据一个实施例，连接节点还包括将第一开关连接至第一存储器点的第二掺杂的半导体区域。根据一个实施例，该器件还包括连接至第二存储器点的第三掺杂的半导体区域、以及连接至该第三区域的第二开关。根据一个实施例，该器件包括连接至第一区域的中心部分的附加开关。根据一个实施例，每个存储器点包括半导体区和位于该半导体区上的栅极。根据一个实施例，该器件包括限定存储器点的栅极的导电区域。根据一个实施例，第一和第二区域分别位于具有导电区域的垂直对准的两侧。另一个实施例提供电子芯片，该电子芯片包括一个或多个如上面所限定的器件。根据一个实施例，该芯片还包括组件，每个组件包括存储器单元和开关，组件和器件被设置在相同的矩阵中，由器件之一所占据的空间与位于矩阵的相邻空间处的组件中的两个组件所占据的空间相同。根据一个实施例，该芯片还包括电路，该电路被配置为选择器件中的一个器件，并且基于所选择的器件的第一和第二开关中流动的电流之间的比较，提供逻辑值。根据一个实施例，在器件中的每个器件中，第一和第二存储器点中的仅一者处于被编程的状态。另一个实施例提供一种用于对如上面所限定的器件进行编程的方法。根据一个实施例，该方法包括在所述串联的端子处暂时地施加用于对存储器点进行编程的电压。另一个实施例提供一种用于读取如上面所限定的器件中的编程值的方法。根据一个实施例，该方法包括所述串联的测量的电阻值与阈值的比较。根据另一个方面，一个实施例提供一种器件，该器件包括：不可逆地可编程的存储器点，每个存储器点包括第一半导体区和位于该第一区上的栅极；导电区域，其限定存储器点的栅极；以及分别位于具有该导电区域的垂直对准的两侧的第一半导体区域和第二半导体区域，第一区与第一区域和第二区域交替地接触。根据一个实施例，针对第一区中的每个第一区，该器件包括仅与该第一区电接触的第二掺杂的半导体区。根据一个实施例，隔离沟槽将第一区分离。根据一个实施例，隔离沟槽在导电区域之下的宽度小于300nm。根据一个实施例，器件包括第一开关和第二开关，第一开关和第二开关分别连接至第一区域和第二区域。根据一个实施例，第一开关和第二开关分别包括第一和第二晶体管，第一和第二晶体管具有分别由第一区域和第二区域限定的漏极区域。另一实施例提供电子芯片，其包括一个或多个如上面所限定的器件。根据其中器件被布置成矩阵的一个实施例，矩阵的行的导电区域形成共用导电区域。根据一个实施例，该芯片还包括：对于器件中的每个器件，连接至第一开关的第三掺杂的半导体区域；以及将矩阵的行的第三区域耦合在一起的附加的掺杂的半导体区。根据一个实施例，该芯片包括导电轨道，每个导电轨道将矩阵列的开关的控制耦合在一起。根据一个实施例，该芯片包括用于对存储器点进行编程的电路。根据一个实施例，编程电路被配置为选择器件中的一个器件，并且选择所选器件的第一和第二区域之中的区域，并且在所选区域与所选器件的导电区域之间暂时地施加用于对存储器点进行编程的电压。根据一个实施例，编程电路被配置成使得由芯片外部的源供应编程电压。附图说明在以下参考附图、通过说明而非限制的方式给出的对特定实施例的描述中，将详细描述上述以及其他的特征和优点，其中：图1局部地并且示意性地示出以下描述的实施例所涉及的类型的存储器；图2示出以下描述的实施例所涉及的类型的存储器的局部和示意性剖面图；图3示出存储器的一个实施例的局部和示意性俯视图；图4示出存储器的一个实施例的局部和示意性俯视图；图5示出包括存储器单元的器件的一个实施本文档来自技高网...

【技术保护点】
1.一种器件，包括：/n第一开关；/n第一不可逆地可编程的存储器点；以及/n第二不可逆地可编程的存储器点，与所述第一不可逆地可编程的存储器点并联耦合，其中所述第一开关和所述第一不可逆地可编程的存储器点与所述第二不可逆地可编程的存储器点的并联组合被串联耦合在第一节点和第二节点之间。/n

【技术特征摘要】
20181221 FR 18738331.一种器件，包括：
第一开关；
第一不可逆地可编程的存储器点；以及
第二不可逆地可编程的存储器点，与所述第一不可逆地可编程的存储器点并联耦合，其中所述第一开关和所述第一不可逆地可编程的存储器点与所述第二不可逆地可编程的存储器点的并联组合被串联耦合在第一节点和第二节点之间。


2.根据权利要求1所述的器件，其中所述第一节点和所述第二节点被配置为接收用于对所述第一不可逆地可编程的存储器点和所述第二不可逆地可编程的存储器点进行编程的电压。


3.根据权利要求1所述的器件，其中所述第一开关和所述第一不可逆地可编程的存储器点与所述第二不可逆地可编程的存储器点的所述并联组合被连接在连接节点处，所述连接节点包括连接所述第一不可逆地可编程的存储器点和所述第二不可逆地可编程的存储器点的第一掺杂的半导体区域。


4.根据权利要求3所述的器件，其中所述第一开关被连接到所述第一掺杂的半导体区域的中心部分。


5.根据权利要求3所述的器件，其中所述连接节点还包括将所述第一开关连接到所述第一不可逆地可编程的存储器点的第二掺杂的半导体区域。


6.根据权利要求5所述的器件，还包括：
第三掺杂的半导体区域，被连接到所述第二不可逆地可编程的存储器点；以及
第二开关，被连接到所述第三掺杂的半导体区域。


7.根据权利要求5所述的器件，还包括被连接到所述第一掺杂的半导体区域的中心部分的附加开关。


8.根据权利要求1所述的器件，其中所述第一不可逆地可编程的存储器点和所述第二不可逆地可编程的存储器点各自包括半导体区和位于所述半导体区上的栅极。


9.根据权利要求8所述的器件，其中所述第一不可逆地可编程的存储器点的所述栅极和所述第二不可逆地可编程的存储器点的所述栅极由导电区域限定。


10.根据权利要求9所述的器件，其中所述第一开关和所述第一不可逆地可编程的存储器点与所述第二不可逆地可编程的存储器点的所述并联组合被连接在连接节点处；
其中所述连接节点包括连接所述第一不可逆地可编程的存储器点和所述第二不可逆地可编程的存储器点的第一掺杂的半导体区域；
其中所述连接节点还包括将所述第一开关连接到所述第一不可逆地可编程的存储器点的第二掺杂的半导体区域；以及
其中所述第一掺杂的半导体区域和所述第二掺杂的半导体区域分别位于具有所述导电区域的垂直对准的两侧。


11.一种存储器，包括：
半导体本体；以及
以行和列被布置的存储器单元的矩阵，被设置在所述半导体本体中，每一行包括多个器件，每个器件包括第一开关、第一不可逆地可编程的存储器点、以及与所述第一不可逆地可编程的存储器点并联耦合的第二不可逆地可编程的存储器点，其中所述第一开关和所述第一不可逆地可编程的存储器点与所述第二不可逆地可编程的存储器点的并联组合被串联耦合在第一节点和第二节点之间。
...

【专利技术属性】
技术研发人员：S·德努尔梅，P·康德利耶，J·达米安，F·马里内特，
申请(专利权)人：意法半导体有限公司，意法半导体鲁塞公司，
类型：发明
国别省市：法国;FR