半导体存储装置制造方法及图纸

实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：位线(BL)，连接于存储单元；节点(SEN)，电连接于位线(BL)；驱动器(T10)及(T4)，将节点(SEN)充电至第一电压；数据锁存电路(SDL)，基于节点(SEN)的电压，存储数据；数据总线(DBUS)，电连接于数据锁存电路(SDL)；晶体管(T7)，连接于节点(SEN)与数据总线(DBUS)之间；及数据锁存电路(XDL)，电连接于数据总线(DBUS)。数据锁存电路(SDL)连接于驱动器(T10)及(T4)的输入端。基于数据锁存电路(SDL)中存储的数据，驱动器(T10)及(T4)对数据总线(DBUS)的电压进行释放或充入。

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2018-240131号(申请日：2018年12月21日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有由存储单元三维排列而成的半导体存储装置。
技术实现思路
实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：位线，连接于存储单元；第一节点，电连接于所述位线；第一驱动器，将所述第一节点充电至第一电压；第一缓冲电路，基于所述第一节点的电压，存储数据；总线，电连接于所述第一缓冲电路；第一晶体管，连接于所述第一节点与所述总线之间；及第二缓冲电路，电连接于所述总线。所述第一缓冲电路连接于所述第一驱动器的输入端，基于所述第一缓冲电路中存储的数据，所述第一驱动器对所述总线的电压进行释放或充入。附图说明图1是包含第一实施方式的半导体存储装置的存储器系统的框图。图2是表示第一实施方式的半导体本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n位线，连接于存储单元；/n第一节点，电连接于所述位线；/n第一驱动器，将所述第一节点充电至第一电压；/n第一缓冲电路，基于所述第一节点的电压，存储数据；/n总线，电连接于所述第一缓冲电路；/n第一晶体管，连接于所述第一节点与所述总线之间；及/n第二缓冲电路，电连接于所述总线；且/n所述第一缓冲电路连接于所述第一驱动器的输入端，/n基于所述第一缓冲电路中存储的数据，所述第一驱动器对所述总线的电压进行释放或充入。/n

【技术特征摘要】
20181221 JP 2018-2401311.一种半导体存储装置，具备：
位线，连接于存储单元；
第一节点，电连接于所述位线；
第一驱动器，将所述第一节点充电至第一电压；
第一缓冲电路，基于所述第一节点的电压，存储数据；
总线，电连接于所述第一缓冲电路；
第一晶体管，连接于所述第一节点与所述总线之间；及
第二缓冲电路，电连接于所述总线；且
所述第一缓冲电路连接于所述第一驱动器的输入端，
基于所述第一缓冲电路中存储的数据，所述第一驱动器对所述总线的电压进行释放或充入。


2.根据权利要求1所述的半导体存储装置，还具备第二晶体管，该第二晶体管连接于所述第一缓冲电路与所述总线之间，且
通过将所述第一晶体管及所述第二晶体管设定成接通状态，而对所述总线的电压进行释放或充入。


3.根据权利要求1所述的半导体存储装置，还具备第三晶体管，该连接于所述位线与所述第一节点之间，且
在对所述总线的电压进行释放或充入的期间，所述第三晶体管被设定成断开状态。


4.根据权利要求1所述的半导体存储装置，其中所述第一驱动器具有第一n通道MOS场效晶体管与第一p通道MOS场效晶体管，且
在对所述总线的电压进行释放的期间，所述第一n通道MOS场效晶体管被设定成接通状态，
在对所述总线充入电压的期间，所述第一p通道MOS场效晶体管被设定成接通状态。


5.根据权利要求2所述的半导体存储装置，其中
所述第一缓冲电路具有将第一及第二变流器的输入端与输出端相互连接的锁存电路，且
所述第一变流器的输出端连接于所述第一驱动器的所述输入端，
...

【专利技术属性】
技术研发人员：奥山敦司，鎌田义彦，驹井宏充，児玉择洋，石崎佑树，出口阳子，加贺浩之，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP