一种基于CMOS工艺的负压基准电路制造技术

本发明专利技术公开了一种基于CMOS工艺的负压基准电路，属于集成电路技术领域。本发明专利技术包括基准源核心电路和参考电平转换电路，所述基准源核心电路，产生相对于负压电源的参考电压；所述参考电平转换电路，用于产生参考于地的负压基准输出；所述基准源核心电路的输出端与参考电平转换电路的运算放大器正向输入端相连，基准源核心电路和参考电平转换电路均连接同一地和同一负压电源，电阻为同类型电阻。本发明专利技术将由传统的基准源核心电路产生的相对于负压电源的参考电压转换成所需的负压基准，解决在传统CMOS工艺上实现高精度负压基准难度大的问题。

【技术实现步骤摘要】
一种基于CMOS工艺的负压基准电路
本专利技术属于集成电路
，具体涉及一种基于CMOS工艺的负压基准电路。
技术介绍
随着雷达天线阵面集成度的大幅提高，射频前端系统的芯片化集成需求越来越强烈。基于CMOS工艺的射频前端芯片具有集成度高、成本低和功耗低的特点，是提高天线阵面集成度的必经途径。功放栅极驱动芯片是射频前端的重要元件之一，其需要能够提供nF级别电容、数十毫安电流的驱动能力。负压基准电路是功放栅极驱动芯片的重要组成部分，实现基于CMOS工艺的负压基准电路是满足高集成度、低成本功放栅极驱动芯片的基础。BiCMOS工艺或者BCD工艺中的NPN三极管可以用于高精度负压基准电路的设计，相对于CMOS工艺而言，BiCMOS/BCD工艺的价格更高，提升了射频前端的应用成本。而传统的CMOS工艺只有寄生的PNP三极管，采用传统的设计方法可以实现基于地电平的正压基准电路，但基于传统CMOS工艺实现高精度的负压基准电路难度较大。
技术实现思路
本专利技术目的是提供一种实现方式简单、高精度的基于CMOS工艺的负压基准电路。具体地说，本专利技术提供了一种基于CMOS工艺的负压基准电路，包括基准源核心电路和参考电平转换电路，所述基准源核心电路，产生相对于负压电源的参考电压，包括CMOS工艺中的寄生PNP三极管Q1、Q2和Q3，同类型第一电阻和第二电阻；该基准源核心电路输出电压Vref_pre表示为：其中，Vbe1为Q1的基级与发射级间电压，Vbe为Q2的基级与发射级间电压，Vbe3为Q3的基级与发射级间电压，R1为第一电阻的阻值，R2为第二电阻的阻值，VEE为负压电源电压；所述参考电平转换电路，用于产生参考于地的负压基准输出；包括运放A、NMOS管MN、第三电阻和第四电阻，运放A的正向输入端作为参考电平转换电路输入端，运放A的反向输入端和NMOS管MN的源端连接第三电阻，运放A的正向电源端与地相连，运放A的负向电源端与电源VEE相连；运放A的输出端和NMOS管MN的栅端相连；第三电阻的另一端和VEE相连；NMOS管MN的漏端与第四电阻的一端相连，且作为参考电平转换电路输出端；第四电阻的另一端接地；所述基准源核心电路的输出端与参考电平转换电路的运算放大器正向输入端相连，基准源核心电路和参考电平转换电路均连接同一地和同一负压电源，第一电阻、第二电阻、第三电阻、第四电阻为同类型电阻。进一步地，所述运放A为PMOS输入两级运算放大器或者高增益的单级运算放大器。进一步地，所述基准源核心电路还包括：运放A1、PMOS管MP1～MP3；MP1～MP3的源极同时与地相连；MP1～MP3的栅极与运放A1的输出端相连；MP1的漏极与运放A1的反向输入端相连，同时与Q1的发射极相连；MP2的漏极与运放A1的正向输入端相连，同时与第一电阻的一端相连；MP3的漏极与第二电阻的一端相连，作为该基准源核心电路的输出；Q1～Q3的基极和集电极同时与负压电源VEE相连；第一电阻的另一端与Q2的发射极相连；第二电阻的另一端与Q3的发射极相连。进一步地，所述基准源核心电路还包括：运放A2、PMOS管MP1～MP6；MP1～MP3的源极同时和地相连，MP1～MP3的栅极与运放A2的输出端相连；MP1的漏极与MP4的源极相连；MP2的漏极与MP5的源极相连；MP3的漏极与MP6的源极相连；MP4的漏极与运放A2的反向输入端相连，同时与Q1的发射极相连；MP5的漏极与运放A2的正向输入端相连，同时与第一电阻的一端相连；MP6的漏极与第二电阻R2的一端相连，作为该基准源核心电路的输出；MP4～MP6的栅极同时与偏置电路的输出端相连；Q1～Q3的基极和集电极同时与负压电源VEE相连；第一电阻的另一端与和Q2的发射极相连；第二电阻的另一端与Q3的发射极相连。本专利技术的基于CMOS工艺的负压基准电路的有益效果如下：本专利技术的基于CMOS工艺的负压基准电路，利用传统的基准源核心电路产生相对于负压电源的参考电压，再经过简单的参考电平转换电路产生所需的负压基准。本专利技术的负压基准电路可在CMOS工艺下提供相对于地的稳定电平，该基准电压具有低温度系数，且不随着负压电源的变化而变化；本专利技术可在标准的CMOS工艺下实现，只在传统的基准源电路基础上增加了简单的电平转换电路，实现方式简单。附图说明图1是本专利技术实施例的一种基准源核心电路原理图。图2是本专利技术实施例的另一种基准源核心电路原理图。图3是本专利技术实施例的参考电平转换电路原理图。具体实施方式下面结合实施例并参照附图对本专利技术作进一步详细描述。实施例1：本专利技术的一个实施例，为一种基于CMOS工艺的负压基准电路，用于功率放大器的栅极负压驱动模块。如图1和图3所示，基于CMOS工艺的负压基准电路包括基准源核心电路和参考电平转换电路，基准源核心电路设有输出端Vref_pre，参考电平转换电路设有输入端Vref_pre’，输出端Vref_pre和输入端Vref_pre’相连。基准源核心电路和参考电平转换电路均连接地和电源VEE。基准源核心电路采用传统的基准源核心电路，如图1所示，A1为运放，Q1、Q2和Q3为CMOS工艺中的寄生PNP三极管，R1和R2为同类型电阻，MP1～MP3为PMOS管。MP1～MP3的源极同时与地相连；MP1～MP3的栅极与运放A1的输出端相连；MP1的漏极与运放A1的反向输入端相连，同时与Q1的发射极相连；MP2的漏极与运放A1的正向输入端相连，同时与R1的一端相连；MP3的漏极与R2的一端相连，作为该基准源核心电路的输出；Q1～Q3的基极和集电极同时与负压电源VEE相连；R1的另一端与Q2的发射极相连；R2的另一端与Q3的发射极相连。也可以采用如图2所示的基准源核心电路，A2为运放，Q1、Q2和Q3为CMOS工艺中的寄生PNP三极管，R1和R2为同类型电阻，MP1～MP6为PMOS管。MP1～MP3的源极同时和地相连，MP1～MP3的栅极与运放A2的输出端相连；MP1的漏极与MP4的源极相连；MP2的漏极与MP5的源极相连；MP3的漏极与MP6的源极相连；MP4的漏极与运放A2的反向输入端相连，同时与Q1的发射极相连；MP5的漏极与运放A2的正向输入端相连，同时与R1的一端相连；MP6的漏极与R2的一端相连，作为该基准源核心电路的输出；MP4～MP6的栅极同时与偏置电路的输出端相连；Q1～Q3的基极和集电极同时与负压电源VEE相连；R1的另一端与和Q2的发射极相连；R2的另一端与Q3的发射极相连。参考电平转换电路包括运放A、NMOS管MN、电阻R3和电阻R4，用于产生参考于地的负压基准输出。输入端Vref_pre’与运放A的正向输入端相连，运放A的反向输入端与电阻R3的一端相连，正向电源端与地相连，负向电源端与电源VEE相连，输出端和NMOS管MN的栅端相连；电阻R3的一端和VEE相连，另一端和NMOS管MN的源端相连；NMOS管MN的漏端和电本文档来自技高网...

【技术保护点】
1.一种基于CMOS工艺的负压基准电路，其特征在于，包括基准源核心电路和参考电平转换电路，/n所述基准源核心电路，产生相对于负压电源的参考电压，包括CMOS工艺中的寄生PNP三极管Q1、Q2和Q3，同类型第一电阻和第二电阻；该基准源核心电路输出电压Vref_pre表示为：/n

【技术特征摘要】
1.一种基于CMOS工艺的负压基准电路，其特征在于，包括基准源核心电路和参考电平转换电路，
所述基准源核心电路，产生相对于负压电源的参考电压，包括CMOS工艺中的寄生PNP三极管Q1、Q2和Q3，同类型第一电阻和第二电阻；该基准源核心电路输出电压Vref_pre表示为：



其中，Vbe1为Q1的基级与发射级间电压，Vbe2为Q2的基级与发射级间电压，Vbe3为Q3的基级与发射级间电压，R1为第一电阻的阻值，R2为第二电阻的阻值，VEE为负压电源电压；
所述参考电平转换电路，用于产生参考于地的负压基准输出；包括运放A、NMOS管MN、第三电阻和第四电阻，运放A的正向输入端作为参考电平转换电路输入端，运放A的反向输入端和NMOS管MN的源端连接第三电阻，运放A的正向电源端与地相连，运放A的负向电源端与电源VEE相连；运放A的输出端和NMOS管MN的栅端相连；第三电阻的另一端和VEE相连；NMOS管MN的漏端与第四电阻的一端相连，且作为参考电平转换电路输出端；第四电阻的另一端接地；
所述基准源核心电路的输出端与参考电平转换电路的运算放大器正向输入端相连，基准源核心电路和参考电平转换电路均连接同一地和同一负压电源，第一电阻、第二电阻、第三电阻、第四电阻为同类型电阻。


2.根据权利要求1所述的基于CMOS工艺的负压基准电路，其特征在于，所述运放A为PMOS输入两级运算放大器或者高增益...

【专利技术属性】
技术研发人员：徐宏林，张浩，吴俊杰，刘海涛，
申请(专利权)人：中国电子科技集团公司第十四研究所，
类型：发明
国别省市：江苏;32