C形沟道部半导体器件及其制造方法及包括其的电子设备技术

公开了一种C形沟道部半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上的沟道部，沟道部包括两个或更多个在相对于衬底的横向方向上彼此间隔开且各自的截面呈C形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的源/漏部；以及栅堆叠，栅堆叠围绕沟道部中各纳米片或纳米线的外周。

C-channel semiconductor device, manufacturing method and electronic equipment thereof

【技术实现步骤摘要】
C形沟道部半导体器件及其制造方法及包括其的电子设备
本公开涉及半导体领域，更具体地，涉及具有C形纳米片或纳米线沟道部的半导体器件及其制造方法及包括这种半导体器件的电子设备。
技术介绍
随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制而改进的空间仍然不能满足要求。另外，由于光刻和刻蚀等工艺的波动，竖直纳米片或纳米线器件如金属氧化物半导体场效应晶体管(MOSFET)难以控制纳米片或纳米线的厚度或直径。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有C形纳米片或纳米线沟道部的半导体装置及其制造方法及包括这种半导体装置的电子设备。根据本公开的一个方面，提供了一种半导体器件，包括：衬底上的沟道部，沟道部包括两个或更多个在相对于衬底的横向方向上彼此间隔开且各自的截面呈C形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的源/漏部；以及栅堆叠，栅堆叠围绕沟道部本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底上的沟道部，所述沟道部包括两个或更多个在相对于衬底的横向方向上彼此间隔开且各自的截面呈C形的弯曲纳米片或纳米线；/n相对于所述衬底分别处于所述沟道部的上下两端的源/漏部；以及/n栅堆叠，所述栅堆叠围绕所述沟道部中各纳米片或纳米线的外周。/n

【技术特征摘要】
1.一种半导体器件，包括：
衬底上的沟道部，所述沟道部包括两个或更多个在相对于衬底的横向方向上彼此间隔开且各自的截面呈C形的弯曲纳米片或纳米线；
相对于所述衬底分别处于所述沟道部的上下两端的源/漏部；以及
栅堆叠，所述栅堆叠围绕所述沟道部中各纳米片或纳米线的外周。


2.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线中的至少一个包括在所述横向方向上依次叠置且各自的截面呈C形的多个子纳米片或子纳米线。


3.根据权利要求2所述的半导体器件，其中，所述多个子纳米片或子纳米线中的至少一些子纳米片或子纳米线具有不同的特性。


4.根据权利要求3所述的半导体器件，其中，所述多个子纳米片或子纳米线包括分别处于相应纳米片或纳米线在所述横向方向上的两侧且与所述栅堆叠具有改进界面质量的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于所述第一子纳米片或子纳米线与所述第二子纳米片或子纳米线之间且具有高载流子迁移率的第三子纳米片或子纳米线。


5.根据权利要求3所述的半导体器件，其中，所述多个子纳米片或子纳米线包括分别处于相应纳米片或纳米线在所述横向方向上的两侧具有高载流子迁移率的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于所述第一子纳米片或子纳米线与所述第二子纳米片或子纳米线之间且能够优化载流子分布的第三子纳米片或子纳米线。


6.根据权利要求3所述的半导体器件，其中，所述多个子纳米片或子纳米线包括分别处于相应纳米片或纳米线在所述横向方向上的两侧的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于所述第一子纳米片或子纳米线与所述第二子纳米片或子纳米线之间的第三子纳米片或子纳米线，
其中，对于n型半导体器件，所述第三子纳米片或子纳米线的导带的最低能级高于所述第一子纳米片或子纳米线和/或所述第二子纳米片或子纳米线的导带的最低能级；或者
对于p型半导体器件，所述第三子纳米片或子纳米线的价带的最高能级低于所述第一子纳米片或子纳米线和/或所述第二子纳米片或子纳米线的价带的最高能级。


7.根据权利要求2所述的半导体器件，其中，所述至少一个为两个或更多个，其中至少一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠不同于至少另一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠。


8.根据权利要求2所述的半导体器件，其中，所述衬底上具有多个所述半导体器件，其中至少一个半导体器件中的至少一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠不同于至少另一个半导体器件中的至少一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠。


9.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线中的至少一些在厚度、材料、掺杂浓度中至少一个方面不同。


10.根据权利要求1所述的半导体器件，其中，衬底上具有多个所述半导体器件，其中至少一个半导体器件中的至少一个纳米片或纳米线在厚度、材料、掺杂浓度中至少一个方面不同于至少另一个半导体器件中的至少一个纳米片或纳米线。


11.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线包括关于在相对于所述衬底的竖直方向上延伸的平面对称的一对或多对纳米片或纳米线。


12.根据权利要求1所述的半导体器件，其中，衬底上具有多个所述半导体器件，其中至少一些半导体器件的沟道部中包括的纳米片或纳米线的数目不同。


13.根据权利要求12所述的半导体器件，其中，所述多个所述半导体器件包括n型半导体器件和p型半导体器件，其中p型半导体器件的沟道部中包括的纳米片或纳米线的数目是n型半导体器件的沟道部中包括的纳米片或纳米线的数目的两倍。


14.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线中的每一个具有实质上均匀的厚度。


15.根据权利要求2所述的半导体器件，其中，所述多个子纳米片或子纳米线中的每一个具有实质上均匀的厚度。


16.根据权利要求1所述的半导体器件，其中，所述栅堆叠的至少与所述沟道部相邻的部分与所述沟道部实质上共面。


17.根据权利要求11所述的半导体器件，其中，所述平面是所述沟道部上端的所述源/漏部的中心面。

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11