存储系统技术方案

公开了一种存储系统，其涉及用于在存储器件之间实现数据通信的技术。存储系统包括多个存储器件和存储器控制器。存储器件允许包括数据和头信息的数据包在存储器件之间直接通信。存储器控制器将数据包传送至来自所述多个存储器件之中的源存储器件，并从来自所述多个存储器件之中的末存储器件接收所述数据包。每个存储器件对头信息进行散列，以使用散列的结果来在位于不同位置处的地址区域中存取数据。

【技术实现步骤摘要】
存储系统相关申请的交叉引用本申请要求于2018年11月21日提交的申请号为10-2018-0144289的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
本公开的实施例大体上可以涉及存储系统，更具体地涉及用于实现存储器件之间的数据通信的技术。
技术介绍
近来，各种移动通信终端，例如智能手机、平板电脑等已经在全世界广泛使用。此外，对随时随地的社交网络服务(SNS)、机器到机器(M2M)服务、传感器网络等的需求正在迅速增大。因此，数据量、数据的创建速度和数据的多样性正以几何级数增大。为了对大数据进行处理，每个存储器的数据处理速率都是重要的，并且还需要高容量存储器件和高容量存储模块。因此，存储系统包括多个存储器件以增大存储容量。存储系统的存储器件可以通过在其间共享数据线而耦接到控制器。然而，当存储系统中包括大量的存储器件时，数据加载时间迅速增大。此外，在控制器和存储器件之间的数据通信期间，数据传输时间和功耗增大。
技术实现思路
本公开的各种实施例旨在提供一种存储系统，其基本上消除了由于现有技术的限制和缺点而导致的一个或多个问题。本公开的实施例涉及一种存储系统，其用于实现数据在存储器件之间的直接通信，并且在不指定数据的地址的情况下传送以包格式形成的数据。根据本公开的实施例，存储系统包括：多个存储器件，其被配置为允许包括数据和头信息的数据包在多个存储器件之间直接传递；以及存储器控制器，其被配置为将数据包传送至来自所述多个存储器件之中的源存储器件，以及从来自所述多个存储器件之中的末存储器件接收数据包。每个存储器件可以被配置为对头信息进行散列以产生散列地址，以使用散列地址来在位于不同位置处的地址区域中存取数据。应理解，本公开的前述一般描述和下述详细描述都是说明性和解释性的，旨在提供对要求保护的本公开的进一步说明。附图说明通过参考结合附图考虑的以下详细描述，本公开的上述和其他特征和优点将变得显而易见，其中：图1是示出根据本公开的实施例的存储系统的框图。图2是示出根据本公开的实施例的图1所示的存储器控制器的框图。图3是示出根据本公开的实施例的图1所示的存储器件的框图。图4是示出根据本公开的实施例的图3所示的地址散列(hash)电路的概念图。图5是示出根据本公开的实施例的存储在图1所示的每个存储器件中的数据存储格式的示意图。图6是示出根据本公开的实施例的在图1所示的相应的存储器件之间传递的数据流格式的示意图。图7是示出根据本公开的实施例的针对图1所示的存储器件而请求的数据请求格式的示意图。图8和9是示出根据本公开的实施例的存储系统的操作的流程图。图10是示出根据本公开的实施例的存储系统的队列改变的概念图。具体实施方式现在将详细参考本公开的实施例，其示例在附图中示出。只要有可能，在整个附图中使用相同的附图标记来表示相同或相似的部分。在本公开的整个说明书中，如果假设某个部件连接(或耦接)到另一个部件，则术语“连接或耦接”表示某个部件直接连接(或耦接)到另一个部件和/或通过第三方介质而电连接(或耦接)到另一部件。在本公开的整个说明书中，如果假设某个部件包括某个组件，则术语“包含或包括”表示对应的部件还可以包括其他组件，除非写明了关于该对应的部件的相反的特定含义。如在说明书和所附权利要求中所使用的，术语“一”、“一个”、“该”、“所述”和其他类似术语包括单数形式和复数形式两者，除非上下文另有明确指示。本申请中使用的术语仅用于描述特定实施例，并不旨在限制本公开。除非在上下文中另有说明，否则单数的表述可以包括复数的表述。图1是示出根据本公开的实施例的存储系统10的框图。存储系统10可以包括存储器控制器100以及多个存储器件M1、M2、M3和M4。存储器控制器100可以对由处理器P1、P2和/或P3请求的命令进行分析和处理。在这种情况下，由处理器P1至P3请求的命令可以包括将数据写入存储器件M1至M4的写入命令、和读取存储在存储器件M1至M4中的数据的读取命令等。在从处理器P1至P3接收到命令时，存储器控制器100可以使用驱动存储器件M1至M4所需的固件或软件来控制后台功能块的操作。存储器控制器100可以通过通道CN1耦接到处理器P1。存储器控制器100可以通过通道CN2耦接到处理器P2。存储器控制器100可以通过通道CN3耦接到处理器P3。在这种情况下，通道CN1至CN3中的每个可以包括传送和接收数据所经由的数据总线，以及传送和接收控制信号所经由的控制总线。存储器控制器100可以将通过通道CN1至CN3中的任何通道接收的数据包(稍后描述)传送至存储器件M1(即，源存储器件)。存储器控制器100可以将从存储器件M4(即，末存储器件)接收的数据包通过通道CN1传送至处理器P1。存储器控制器100可以将从存储器件M4(即，末存储器件)接收的数据包通过通道CN2传送至处理器P2。存储器控制器100可以将从存储器件M4(即，末存储器件)接收的数据包通过通道CN3传送至处理器P3。此外，存储器控制器100可以将从存储器件M4接收的数据包传送至存储器件M1。存储器控制器100可以控制多个存储器件M1至M4的操作。存储器件M1至M4可以以如下方式来配置，即，数据包可以在存储器件M1至M4之间直接传递而不经过存储器控制器100。因此，存储器控制器100可以将通过通道CN1至CN3中的任何通道接收的数据包传送至存储器件M1，并且可以将从存储器件M4接收的数据包传送至通道CN1至CN3中的任何通道。存储器件M1至M4可以以如下方式来配置，即数据包可以在存储器件M1至M4之间传递而不经过存储器控制器100。换句话说，存储器件M1至M4可以在其中存储从不同的存储器件M1至M4接收的数据包，或者可以读取所存储的数据包，并将该读取的数据包传送至不同的存储器件M1至M4。例如，存储器件M1可以存储从存储器控制器100接收的数据包，或者可以将存储的数据包传送至存储器件M2。存储器件M2可以存储从存储器件M1接收的数据包，或者可以将存储的数据包传送至存储器件M3。存储器件M3可以存储从存储器件M2接收的数据包，或者可以将存储的数据包传送至存储器件M4。存储器件M4可以存储从存储器件M3接收的数据包，或者可以将存储的数据包传送至存储器控制器100。尽管为了便于描述和更好地理解本公开，本公开的实施例已经示例性地公开了使用第一存储器件M1至第四存储器件M4，但是本公开的范围或精神不限于此，存储器件的数量不限于此，存储器件的数量也可以根据需要而改变。此外，根据该实施例的存储器件M1至M4中的每个可以由易失性存储器形成。然而，本公开的范围或精神不限于此，存储器件M1至M4中的每个可以实现为NAND快闪存储器、NOR快闪存储器、相变RAM(PCRAM)、铁电RAM(FRAM)、磁性RAM(MRAM)等中的任何一种。多个存储器件M1至M4可以分别包括本文档来自技高网...

【技术保护点】
1.一种存储系统，包括：/n多个存储器件，其被配置为：允许包括数据和头信息的数据包在所述多个存储器件之间直接传递；和/n存储器控制器，其被配置为：将所述数据包传送至来自所述多个存储器件之中的源存储器件，以及从来自所述多个存储器件之中的末存储器件接收所述数据包，/n其中，所述存储器件中的每个被配置为对所述头信息进行散列以产生散列地址，以使用所述散列地址来在位于不同位置处的地址区域中存取所述数据。/n

【技术特征摘要】
20181121 KR 10-2018-01442891.一种存储系统，包括：
多个存储器件，其被配置为：允许包括数据和头信息的数据包在所述多个存储器件之间直接传递；和
存储器控制器，其被配置为：将所述数据包传送至来自所述多个存储器件之中的源存储器件，以及从来自所述多个存储器件之中的末存储器件接收所述数据包，
其中，所述存储器件中的每个被配置为对所述头信息进行散列以产生散列地址，以使用所述散列地址来在位于不同位置处的地址区域中存取所述数据。


2.根据权利要求1所述的存储系统，其中，所述存储器控制器通过至少一个通道耦接到多个处理器，使得所述数据包通过所述通道而在所述处理器之间传递。


3.根据权利要求1所述的存储系统，其中，所述存储器控制器包括：
接口，其被配置为与所述处理器进行接口连接；
控制器，其被配置为在所述源存储器件的存取操作和所述末存储器件的存取操作之间进行调解；
发送器，其被配置为将从所述控制器接收的所述数据包传送至所述源存储器件；和
接收器，被配置为从所述末存储器件接收所述数据包，并将接收到的数据包传送至所述控制器。


4.根据权利要求3所述的存储系统，其中，所述控制器将从所述末存储器件接收的所述数据包传送至所述发送器和所述接口中的任何一个。


5.根据权利要求1所述的存储系统，其中，所述存储器件中的每个包括：
数据包控制器，其被配置为响应于头校验信号来建立或改变队列信息；
地址散列电路，其被配置为通过对包括在所述数据包的头信息中的地址进行散列来产生所述散列地址；
命令和地址生成电路，其被配置为响应于所述数据包和所述散列地址来产生命令和物理地址；
存储电路，其被配置为响应于所述命令和所述物理地址来存储所述数据包；和
头校验电路，其被配置为通过将所述数据包的头信息与从所述存储电路读取的数据进行比较来校验头信息，并产生所述头校验信号。


6.根据权利要求5所述的存储系统，其中，所述数据包控制器被配置为响应于包含在所述头信息中的“读取请求”队列来校验所述头信息，并且在所述数据包的头信息与从所述存储电路读取的数据的头信息相同时将当前队列改变为“读取数据”队列。


7.根据权利要求5所述的存储系统，其中，所述数据包控制器被配置为识别包含在从所述存储电路读取的数据的头信息中的有效性信息，并且在识别出的有效性信息被禁用时响应于“回写”队列来存储所述数据包。


8.根据权利要求5所述的存储系统，其中：
当所述有效性信息被启用时，所述数据包控制器被配置为通过增大地址层编号来读取有效数据包，并建立...

【专利技术属性】
技术研发人员：金昌铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR