一种OSPI控制装置制造方法及图纸

本实用新型专利技术公开了一种OSPI控制装置，包括中央处理器通过总线与OSPI控制器的XIP接口连接，OSPI控制器通过XIP接口与高速缓冲存储器cache连接；所述OSPI控制器的XIP接口与FIFO存储器连接，FIFO存储器通过OSPI接口与外部存储器连接；所述中央处理器的读数据命令经由总线通过XIP接口发送至高速缓冲存储器cache中；所述XIP接口通过总线接收中央处理器的写数据命令和被写入数据，将写数据命令通过OSPI接口发送至外部存储器；将被写入数据发送至FIFO存储器中，FIFO存储器将接收的被写入数据通过OSPI接口发送至外部存储器。在XIP接口通路中增加高速缓冲存储器cache，通过XIP接口与高速缓冲存储器cache和FIFO存储器的连接，实现在XIP接口通路进行读数据和写操作。

An OSPI control device

【技术实现步骤摘要】
一种OSPI控制装置
本技术涉及控制器存储和读取
，特别是涉及一种OSPI控制装置。
技术介绍
本部分的陈述仅仅是提供了与本技术相关的
技术介绍
信息，不必然构成在先技术。随着科技的不断进步，各种新兴市场(如人工智能，物联网和智能家居等)的不断发展，对于各种芯片功能的要求越来越高，随之而来对于芯片上数据的传输速度和存储容量的要求也不断增加，而芯片内部的存储单元的成本很高，这就要求发展片外存储单元，片外存储单元容量不断提升的同时，与芯片之间数据的传输速度也需要不断提高。OctalSPI(八线SPI)，即OSPI，是在摩托罗拉公司推出的SPI(串行外设接口)的基础上逐渐扩展起来的，由SPI到双线，四线到目前的八线SPI，传统的OSPI控制器主要存在两个缺点：一是OSPI控制器与系统总线之间的数据传输速度远超过OSPI控制器与外部存储单元之间的数据传输速度，因为系统总线的始终频率一般在200MHz以上，数据线的位宽为32位或64位，而OSPI总线的始终频率一般在100MHz～200MHz，数据线位宽最多为8位；二是XIP接口通路只能进行读数据操作，不能进行写操作，当需要进行写操作时需要从XIP接口切换到系统从接口进行数据的写入，极大的影响了传输的实时性和OSPI的工作效率。
技术实现思路
为了解决上述问题，本技术提出了一种OSPI控制装置，在XIP接口通路中增加高速缓冲存储器cache，通过XIP接口与高速缓冲存储器cache和FIFO存储器的连接，实现在XIP接口通路进行读数据和写操作。为了实现上述目的，本技术采用如下技术方案：第一方面，本技术提供一种OSPI控制装置，包括：中央处理器、OSPI控制器、高速缓冲存储器cache、FIFO存储器和外部存储器；所述中央处理器通过总线与OSPI控制器的XIP接口连接，OSPI控制器通过XIP接口与高速缓冲存储器cache连接；所述OSPI控制器的XIP接口与FIFO存储器连接，FIFO存储器通过OSPI接口与外部存储器连接；所述中央处理器的读数据命令经由总线通过XIP接口发送至高速缓冲存储器cache中；所述XIP接口通过总线接收中央处理器的写数据命令和被写入数据，将写数据命令通过OSPI接口发送至外部存储器；将被写入数据发送至FIFO存储器中，FIFO存储器将接收的被写入数据通过OSPI接口发送至外部存储器。作为可能的一些实现方式，所述XIP接口通过总线接收中央处理器的读数据命令，将读数据命令通过OSPI接口发送至外部存储单元；外部存储单元将目标数据通过OSPI接口发送到FIFO存储器中。作为可能的一些实现方式，所述OSPI接口将写数据命令发送至外部存储器，还包括OSPI接口接收数据擦除命令发送至外部存储器。作为可能的一些实现方式，所述外部存储器包括Flash存储器和Psram存储器。与现有技术相比，本技术的有益效果为：本技术可应用于有直接寻址通路的外部存储单元的主控制器中，通过在直接寻址通路中增加高速缓冲存储器cache，减少了直接寻址通路中数据读取的速度和效率；本技术XIP接口支持数据的写入，避免了数据读写过程中直接命令通路和系统接口通路之间的切换；本技术完整的OSPI控制器的实现架构，对于Flash和Psram等外部存储单元的主控制器的设计实现具有很好的指导借鉴意义。附图说明构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。图1为OSPI控制系统框图；图2为传统OSPI控制器模块框图；图3为本技术OSPI控制器结构框图；图4为XIP通路结构框图；图5为XIP通路数据读取流程；图6为XIP通路数据写入流程。具体实施方式：下面结合附图与实施例对本技术做进一步说明。应该指出，以下详细说明都是例示性的，旨在对本技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本技术所属
的普通技术人员通常理解的相同含义。需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。如图1所示，OSPI控制器是芯片系统与外部存储单元通过OSPI总线协议进行数据传输的控制模块。当芯片系统需要将数据发送到外部存储单元时，CPU或其他可以主动发出命令的模块(后面简称主模块)先通过系统总线，如AXI或AHB，将命令和数据发送给OSPI控制器；然后OSPI控制器将收到的来自芯片系统的命令和数据转化为符合OSPI协议的命令和数据，通过OSPI总线发送给外部存储单元。当芯片系统需要从外部存储单元获取数据时，CPU或其他主模块先通过系统总线，如AXI或AHB，将命令发送给OSPI控制器；然后OSPI控制器将命令通过OSPI总线发送给外部存储单元，然后再通过OSPI总线接收来自外部存储单元的数据，最后再通知芯片系统将数据读走。如图2所示，传统的OSPI控制器与系统总线(AXI或AHB，下面以AHB为例)之间一般有两个接口：一个系统从接口和一个XIP(eXecute-In-Place，直接寻址执行)接口。系统从接口一般包括对OSPI控制器的相关控制寄存器的配置，以及与外部存储之间进行数据的读写，特别是大批量数据的读写都要通过系统从接口来进行。XIP接口则是直接地址寻址，一般只进行读数据操作。因为当外部存储为Flash时，写之前需要先进行数据的擦除，而且写操作耗时比较久，不是通过XIP接口进行。XIP接口的优点是直接进行地址寻址操作，如CPU通过AHB总线发送到OSPI控制器XIP接口的地址就是外部存储单元的地址(而发送给系统从接口的地址为OSPI控制器内部寄存器的地址)，这样就不需要额外的驱动，CPU可以直接对外部存储单元进行数据的读取，此时的外部存储单元就相当于芯片内部存储单元的扩充，且多数情况下是用来存放CPU需要执行的指令操作系统。上述的传统OSPI控制器主要存在两个缺点，一是OSPI控制器与系统总线之间的数据传输速度远超过OSPI控制器与外部存储单元之间的数据传输速度，因为系统总线的始终频率一般在200MHz以上，数据线的位宽为32位或64位，而OSPI总线的始终频率一般在100MHz～200MHz，数据线位宽最多为8位；二是XIP接口通路只能进行读数据操作，不能进行写操作，当需要进行写操作时需要从XIP接口切换到系统从接口进行数据的写入，极大的影响了传输的实时性和OSPI的工作效率。...

【技术保护点】
1.一种OSPI控制装置，其特征在于，包括：中央处理器、OSPI控制器、高速缓冲存储器cache、FIFO存储器和外部存储器；/n所述中央处理器通过总线与OSPI控制器的XIP接口连接，OSPI控制器通过XIP接口与高速缓冲存储器cache连接；/n所述OSPI控制器的XIP接口与FIFO存储器连接，FIFO存储器通过OSPI接口与外部存储器连接；/n所述中央处理器的读数据命令经由总线通过XIP接口发送至高速缓冲存储器cache中；/n所述XIP接口通过总线接收中央处理器的写数据命令和被写入数据，将写数据命令通过OSPI接口发送至外部存储器；将被写入数据发送至FIFO存储器中，FIFO存储器将接收的被写入数据通过OSPI接口发送至外部存储器。/n

【技术特征摘要】
1.一种OSPI控制装置，其特征在于，包括：中央处理器、OSPI控制器、高速缓冲存储器cache、FIFO存储器和外部存储器；
所述中央处理器通过总线与OSPI控制器的XIP接口连接，OSPI控制器通过XIP接口与高速缓冲存储器cache连接；
所述OSPI控制器的XIP接口与FIFO存储器连接，FIFO存储器通过OSPI接口与外部存储器连接；
所述中央处理器的读数据命令经由总线通过XIP接口发送至高速缓冲存储器cache中；
所述XIP接口通过总线接收中央处理器的写数据命令和被写入数据，将写数据命令通过OSPI接口发送至外部存储器；将被写入数据发送至FIFO存储器中，FIFO存储器将接收的被...

【专利技术属性】
技术研发人员：于秀龙，张洪柳，韩芸，
申请(专利权)人：山东方寸微电子科技有限公司，青岛方寸微电子科技有限公司，
类型：新型
国别省市：山东;37