用于LVDS接收器电路的输入级制造技术

根据本发明专利技术提出一种用于LVDS接收器电路(100)的输入级(50)，该输入级包括至少一个电源电压连接端(41)以及用于施加差分输入信号对的第一和第二级输入端(11，12)。此外，所述输入级(50)包括第一和第二差分级(1，2)，其中，所述级输入端分别与所述第一差分级的输入端直接地连接，并且分别通过电平移位电路(15，16)与所述第二差分级的输入端间接地连接。根据本发明专利技术，所述第一和第二差分级分别通过第三差分级(3)的晶体管与所述电源电压连接端连接，其中，所述晶体管中的一个的控制输入端与使所述级输入端彼此连接的测量路径(20)连接，而所述另外的晶体管的控制输入端与用于提供参考电压(30)的装置连接。

Input stage for LVDS receiver circuit

【技术实现步骤摘要】
【国外来华专利技术】用于LVDS接收器电路的输入级
本专利技术涉及一种用于LVDS接收器电路的输入级，该输入级包括至少一个电源电压连接端、用于施加差分输入信号对的第一和第二级输入端以及第一和第二差分级。输入级的级输入端分别与第一差分级的输入端直接地连接，并且所述输入级的级输入端分别通过电平移位电路与第二差分级的输入端间接地连接。所述输入级还包括两个级输出端，这两个级输出端分别具有由第一差分级的和第二差分级的各一个输出端构成的连接。
技术介绍
自1990年代以来，使用所谓的LVDS(英：LowVoltageDifferentialSignaling，低压差分信号)系统(通常也称为基于低压差分信号传输的系统)来进行数字信号的快速和串行传输。在此，例如与CMOS系统中的信号传输相比，通过线路对以大幅降低的信号幅度差分地传输信号。与CMOS系统相比，这种信号传输能够实现明显更高的传输速度以及更低的干扰辐射，因为在状态0和1之间变换需要明显更少的电荷。图1示出现有技术的示例性的LVDS系统300。简化地描述，LVDS系统300包括LVDS发送级200，该LVDS发送级包括电流源202以及在该示例中包括四个晶体管201，所述四个晶体管中的两个晶体管分别串联连接。电流源202借助所谓的偏置电路保持在其工作点。在该示例中，电流源202提供约3.5mA的低电流。但是，该电流源也可以提供任意其他电流。如所提及的，电流源202与由两个串联电路构成的并联电路连接，所述串联电路分别具有两个串联连接的晶体管201。在串联电路内，以不同量值的电压来操控串联电路的晶体管201，这在图1中通过晶体管201的栅极输入端前面的不同符号来表示。在此，施加在晶体管上的电压的符号沿顺时针方向交替地不同，使得关于共模电压VCM(参见下文)，在串联电路的晶体管201之间存在相反的电压降。在图1中示出的情况中，关于共模电压VCM，在一个串联电路的晶体管之间的电压降VP为正，然而再次关于共模电压VCM，在另一串联电路的晶体管之间的电压降VN为负。在串联电路的晶体管201之间，LVDS发送级201分别与信号线路151、152连接，通过所述信号线路能够实现差分信号传输。在图2中示意性地示出通过这些信号线路151、152传输的信号。它们形成所谓的阻抗受控的传输链路。在图1中还示意性地说明在信号传输期间在信号线路151、152之间产生的电场140如何表现，即，在通过(形成信号线路对的)信号线路151、152的截面143中示出电场140。信号线路151、152在接收器侧的端部与终端电阻160连接，在该终端电阻上存在电压降，由与信号线路151、152导电连接的LVDS接收器电路100使用、分析处理和/或进一步处理该电压降。进行差分传输，以便抵消伴随着信号传输的信号幅度降低而产生的信号传输的干扰灵敏度增加。差分信号传输意味着，仅通过两个信号线路之间的电压差来传输待传输的信息。在这种传输中，在很大程度上抑制对信号的共模产生影响的干扰——即同等地损害两个信号或两个信号线路中的信号。图2示出现有技术的LVDS传输的典型接收器侧信号变化过程，这例如由在图1示出的LVDS接收器电路100得出。在此，通常绘制电压U随时间t的变化。借助实线在图2上部示出信号对的第一信号随时间t的变化过程，该第一信号在图1的示例中通过第二信号线路152传输。借助虚线在图2上部示出信号对的第二信号随时间t的变化过程，该第二信号在图1的示例中通过第一信号线路151。在上述两者之间借助点划线示出共模电压VCM(英：CommonModeVoltage)的变化过程，其根据公式VCM＝0.5*(VP+VN)计算出，其中，VP是第一信号(也称为正信号)，VN是第二信号(也称为负信号)。在区域S中示出干扰(在该示例中为所谓的接地偏移)对正信号VP、负信号VN和共模电压VCM的变化过程的影响。在所示干扰的原因在图2中不可见。除了接地偏移作为原因之外，其他干扰(例如直接耦合干扰或发送级中的干扰)也可能是原因。在下方(在图2的中间)示出LVDS接收器电路100的差分输入信号VID的变化过程，该差分输入信号由正信号VP和负信号VN根据公式VID＝VP-VN得出。接收器侧(即LVDS接收器电路100)的共模抑制导致：区域S中的干扰对LVDS接收器电路100的差分输入信号VID的变化过程没有影响。在图2下部示出由LVDS接收器电路100的差分输入信号VID导致的所接收的数字信号的变化过程。根据当前的标准，LVDS发送级必须确保信号的定义共模的可靠运行。但是，特别是在两个设备之间进行通信时，由于与信号线路对的耦合或者由于图2中所示的接地偏移(参见图2中的区域S)，可能产生显著的共模干扰。因此，为了稳健的运行，LVDS接收器电路的共模范围必须明显大于LVDS发送器级的共模范围。于是在理想情况下，LVDS接收器电路的允许共模从其接地电压延伸至其电源电压。在现有技术中已知各种方法或电路方案，其旨在确保这种共模范围或至少实现这种共模范围的近似。图3中示出最常用的电路方案中的一种。在此涉及具有所谓的PMOS输入级的比较器。图3中示出的电路也称为具有PMOS输入级的通用比较器电路。在图3中示出的现有技术的LVDS接收器电路110(在图3中未明确示出)的输入级60包括差分级59，在该差分级的输入端上施加有差分输入信号对。借助差分级59在很大程度上抑制输入信号对VP、VN的输入共模电压VCM，并且处理所施加的差分电压。借助有源负载(在此实现为连接在VSS节点上的NMOS晶体管)以及借助通过有源负载操控的电流镜(即VDD节点上的PMOS晶体管)将差分信号转换成数字信号。差分级59与在此实施为PMOS晶体管的电流源58导电地连接。通过适当地确定有源负载的尺寸，可以根据需要调整用于LVDS接收器电路110的比较器的输入端的迟滞。这种电路拓扑的缺点在于单侧受限共模范围。输入端上的共模的下限(取决于尺寸)几乎可以达到电路的地电位。图3中示出的输入级60的共模上限被限制为低于VDD-(|VDSsat|+|VGS|)的电压，其中，VDD相应于提供给输入级60的电源电压。VDSsat相应于饱和中的有源负载的漏极-源极电压，而VGS相应于有源负载的栅极-源极电压。换句话说，VDSsat是饱和电压(即漏极-源极电压)，其是用于运行电流源58至少所需的电压。在正常情况下，|VDS|>|VDSsat|。在较低电压下，晶体管不再作为电流源工作。那时晶体管的特性类似于电阻。|VDSsat|+|VGS|的和可以完全大于1.5V并且对于现代工艺技术所需的小运行电压(通常2.4V-3.3V)构成重要限制。可以借助轨到轨(Rail-to-Rail)输入级来抵消允许的共模电压的单侧限制，这例如在图4中所示。换句话说，图4示出现有技术的具有轨到轨输入级的比较器电路。在该拓扑中，PMOS差分级71和NMOS差分级72的输入共模范围重叠，使得总的可能的共模范围为从VSS延伸至VDD。在此，相应的共模范围必须如此大，使得它们在VDD与VSS之间的中间充分重叠。在本文档来自技高网...

【技术保护点】
1.一种用于LVDS接收器电路(100)的输入级(50)，所述输入级包括：/n至少一个电源电压连接端(41)；/n第一级输入端和第二级输入端(11，12)，所述第一级输入端和所述第二级输入端用于施加差分输入信号对；/n第一差分级和第二差分级(1，2)，其中，所述级输入端(11，12)分别与所述第一差分级(1)的输入端(1-1，1-2)直接地连接，并且所述级输入端分别通过电平移位电路(15，16)与所述第二差分级(2)的输入端(2-1，2-2)间接地连接；/n两个级输出端(21，22)，所述级输出端分别具有由所述第一差分级的和所述第二差分级(1，2)的各一个输出端构成的连接，/n其特征在于，/n所述第一差分级和所述第二差分级(1，2)分别通过第三差分级(3)的晶体管(3-1，3-2)与所述电源电压连接端(41)连接，其中，所述晶体管中的一个(3-1)的控制输入端与测量路径(20)连接，所述测量路径使所述级输入端(11，12)彼此连接，而另外的晶体管(3-2)的控制输入端与用于提供参考电压(30)的装置连接。/n

【技术特征摘要】
【国外来华专利技术】20170808 DE 102017213732.01.一种用于LVDS接收器电路(100)的输入级(50)，所述输入级包括：
至少一个电源电压连接端(41)；
第一级输入端和第二级输入端(11，12)，所述第一级输入端和所述第二级输入端用于施加差分输入信号对；
第一差分级和第二差分级(1，2)，其中，所述级输入端(11，12)分别与所述第一差分级(1)的输入端(1-1，1-2)直接地连接，并且所述级输入端分别通过电平移位电路(15，16)与所述第二差分级(2)的输入端(2-1，2-2)间接地连接；
两个级输出端(21，22)，所述级输出端分别具有由所述第一差分级的和所述第二差分级(1，2)的各一个输出端构成的连接，
其特征在于，
所述第一差分级和所述第二差分级(1，2)分别通过第三差分级(3)的晶体管(3-1，3-2)与所述电源电压连接端(41)连接，其中，所述晶体管中的一个(3-1)的控制输入端与测量路径(20)连接，所述测量路径使所述级输入端(11，12)彼此连接，而另外的晶体管(3-2)的控制输入端与用于提供参考电压(30)的装置连接。


2.根据权利要求1所述的输入级(50)，其中，所述第一差分级和/或所述第二差分级和/或所述第三差分级(1，2，3)的晶体管(1-1，1-2，2-1，2-2，3-1，3-2)全部实施为一种类型的晶体管(1-1，1-2，2-1，2-2，3-1，3-2)、尤其实施为PMOS场效应晶体管。


3.根据以上权利要求中任一项所述的输入级(50)，其中，使所述级输入端(11，12)彼此连接的所述测量路径(20)具有由两个相同的电阻(32，33)构成的串联电路，其中，所述第三差分级(3)的与所述测量路径(20)连接的晶体管(3-1)的控制输入端在所述串联电路的电阻(32，33)之间与所述测量路径(20)导电地连接。


4.根据以上权利要求中任一项所述的输入级(50)，其中，所述第三差分级(3)的晶体管(3-1，3-2)的开关路径通过另一晶体管(45)的开关路径与所述电源电压连接端(41)连接。
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【专利技术属性】
技术研发人员：A·舒伯特，
申请(专利权)人：罗伯特·博世有限公司，
类型：发明
国别省市：德国;DE