包括算术电路的存储器器件和包括该器件的神经网络系统技术方案

提供了包括算术电路的存储器器件和包括该器件的神经网络系统。所述存储器器件包括：存储体，包括被排列在存储器器件的多个字线和多个位线彼此交叉的区域中的多个存储单元；读出放大器，被配置为放大通过多个位线当中的所选位线而发送的信号；以及算术电路，被配置为从读出放大器接收第一操作数，从存储器器件外部接收第二操作数，并且基于在存储器器件中生成的内部算术控制信号，通过使用第一操作数和第二操作数来执行算术运算。

Memory device including arithmetic circuit and neural network system including the device

【技术实现步骤摘要】
包括算术电路的存储器器件和包括该器件的神经网络系统相关申请的交叉引用本专利申请要求于2018年11月16日向韩国知识产权局提交的第10-2018-0141950号韩国专利申请的权益和优先权，该申请的公开内容通过引用整体并入本文。
本专利技术构思涉及一种存储器器件和神经网络系统，并且更具体地，涉及一种包括算术电路的存储器器件和包括该存储器器件的神经网络系统。
技术介绍
半导体存储器器件可以分类为需要功率来维持所存储信息的易失性存储器器件和即使当其电源中断时也维持所存储信息的非易失性存储器器件。易失性存储器器件具有高读取/写入速度。另一方面，非易失性存储器器件具有低于易失性存储器器件的读取/写入速度。神经网络是指模仿生物大脑的计算架构。近来，随着神经网络技术的发展，已经积极地开展研究，以通过使用该使用一个或多个神经网络模型的神经网络设备来在各种类型的电子系统中分析输入数据并提取有效信息。
技术实现思路
本专利技术构思的至少一个实施例提供了一种用于在存储器器件中减少数据传输所需时间并提高系统的功率效率的方法和装置以及包括该存储器器件的神经网络系统。根据本专利技术构思的示例性实施例，提供了一种存储器器件，包括：存储体，包括被排列在多个字线和多个位线彼此交叉的区域中的多个存储单元；读出放大器，被配置为放大通过多个位线当中的所选位线而发送的信号；以及算术电路，被配置为从读出放大器接收第一操作数(operand)，从存储器器件外部接收第二操作数，以及基于在存储器器件中生成的内部算术控制信号，通过使用第一操作数和第二操作数来执行算术运算。根据本专利技术构思的示例性实施例，提供了一种存储器器件，包括：至少一个存储体，包括多个存储单元；控制逻辑，被配置为基于从位于存储器器件外部的处理器接收的算术控制信号来生成包括内部读取信号的内部算术控制信号；以及算术电路，被配置为基于由控制逻辑提供的内部算术控制信号来对输入特征数据和内核数据执行处理器的多个卷积运算中的全部或一些。基于由控制逻辑生成的内部读取信号，输入特征数据和内核数据中的至少一个通过包括读出放大器的路径而从至少一个存储体输入到算术电路。根据本专利技术构思的示例性实施例，提供了一种用于执行神经网络操作的神经网络系统，该神经网络系统包括：神经网络处理器，被配置为生成用于控制存储器器件的算术运算的算术控制信号；以及存储器器件，被配置为基于从神经网络处理器提供的算术控制信号来生成包括内部读取信号的内部算术控制信号，当内部读取信号被生成时，从存储体内部地读取输入特征数据和内核数据中的至少一个，通过使用输入特征数据和内核数据执行神经网络处理器的多个卷积运算中的全部或一些来生成计算的数据，以及将计算的数据提供给神经网络处理器。附图说明从以下结合附图的详细描述中，将更清楚地理解本专利技术构思的示例性实施例，其中：图1示出了根据本专利技术构思的示例性实施例的数据处理系统；图2示出了根据本专利技术构思的示例实施例的神经网络系统；图3示出了卷积神经网络的结构作为神经网络结构的示例；图4A和图4B是示出神经网络的卷积运算的示图；图5示出了根据本专利技术构思的示例性实施例的存储器器件；图6示出了根据本专利技术构思的示例性实施例的存储器器件；图7示出了根据本专利技术构思的示例性实施例的算术电路；图8示出了根据本专利技术构思的示例性实施例的乘法和累加电路；图9示出了根据本专利技术构思的示例性实施例的算术电路；图10示出了根据本专利技术构思的示例性实施例的算术电路；图11示出了根据本专利技术构思的示例性实施例的算术电路和内部算术控制信号；图12示出了根据本专利技术构思的示例性实施例的用于描述内部读取操作的存储器器件的配置；图13示出了根据本专利技术构思的示例性实施例的用于描述内部写入操作的存储器器件的配置；图14示出了根据本专利技术构思的示例性实施例的内部算术控制信号；图15示出了根据本专利技术构思的示例性实施例的存储器器件；图16示出了根据本专利技术构思的示例性实施例的存储器器件的结构；并且图17示出了根据本专利技术构思的示例性实施例的电子系统。具体实施方式在下文中，将参考附图详细描述本专利技术构思的示例性实施例。图1示出了根据本专利技术构思的示例性实施例的数据处理系统10。数据处理系统10包括主机100(例如，主机设备)、存储器控制器200(例如，控制电路)和存储器器件300。数据处理系统10可以应用于需要存储器的各种电子设备，诸如服务器、台式计算机、笔记本计算机、智能电话、平板个人计算机(PersonalComputer，PC)、打印机、扫描仪、监视器、数码相机、数字音乐播放器、数字媒体记录器和便携式游戏机，但不限于此。主机100可以向存储器控制器200提供数据DATA和请求REQ。例如，主机100可以向存储器控制器200提供请求REQ，诸如对数据DATA的读取请求或写入请求。另外，主机100可以向存储器控制器200提供命令、地址、优先级信息等，但不限于此。主机100和存储器控制器200可以基于各种接口协议(诸如通用串行总线(UniversalSerialBus，USB)协议、多媒体卡(MultimediaCard，MMC)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SmallComputerSmallInterface，SCSI)协议、增强型小型磁盘接口(EnhancedSmallDiskInterface，ESDI)协议和集成驱动电路(IntegratedDriveElectronic，IDE)协议)中的至少一种来彼此交换数据和信号。主机100可以被实施为片上系统(SystemonChip，SoC)或应用处理器，包括与存储器控制器200一起的中央处理单元(CentralProcessingUnit，CPU)和/或图形处理单元(GraphicProcessingUnit，GPU)。存储器控制器200可以响应于主机100的请求REQ而控制存储器器件300。例如，存储器控制器200可以控制存储器器件300，使得存储器器件300响应于从主机100接收的写入请求而写入数据DATA，或者响应于从主机100接收的读取请求而读取数据DATA。为此，存储器控制器200可以向存储器器件300提供命令CMD和地址ADDR，并且要写入的数据DQ和要读取的数据DQ可以在存储器控制器200和存储器器件300之间交换。在实施例中，存储器控制器200向存储器器件300提供算术控制信号CTRL_Ari，以便存储器器件300执行算术运算。在实施例中，存储器控制器200向存储器器件300提供用于控制写入操作和/或读取操作的控制信号，并且存储器控制器200通过控制信号通过其被发送的线(例如，导电信号线)向存储器器件300提供算术控制信号CTRL_Ari。存储器器件300包括至少一个存储体310和算术电路370。至少一个存储体310可以包括存储单元阵列，并且可以包括多个存储单本文档来自技高网...

【技术保护点】
1.一种存储器器件，包括：/n存储体，包括被排列在存储器器件的多个字线和多个位线彼此交叉的区域中的多个存储单元；/n读出放大器，通过所述多个位线连接到存储体，并且被配置为放大通过来自所述多个位线当中的所选位线而发送的信号；以及/n算术电路，被配置为从读出放大器接收第一操作数，从存储器器件外部接收第二操作数，并且基于在存储器器件中生成的内部算术控制信号，通过使用第一操作数和第二操作数来执行算术运算。/n

【技术特征摘要】
20181116 KR 10-2018-01419501.一种存储器器件，包括：
存储体，包括被排列在存储器器件的多个字线和多个位线彼此交叉的区域中的多个存储单元；
读出放大器，通过所述多个位线连接到存储体，并且被配置为放大通过来自所述多个位线当中的所选位线而发送的信号；以及
算术电路，被配置为从读出放大器接收第一操作数，从存储器器件外部接收第二操作数，并且基于在存储器器件中生成的内部算术控制信号，通过使用第一操作数和第二操作数来执行算术运算。


2.根据权利要求1所述的存储器器件，其中，内部算术控制信号包括内部读取信号和内部写入信号。


3.根据权利要求2所述的存储器器件，其中，当算术电路接收到内部读取信号时，存储器器件通过包括读出放大器的路径将第一操作数从存储体读取到算术电路。


4.根据权利要求2所述的存储器器件，其中，当算术电路接收到内部写入信号时，存储器器件通过包括存储器器件的数据输入/输出缓冲器的路径将第二操作数从存储器器件外部写入算术电路。


5.根据权利要求2所述的存储器器件，其中，内部算术控制信号还包括：用于起动算术电路的算术运算的算术运算起动信号、用于初始化算术电路的算术初始化信号和用于控制算术电路输出计算的数据的输出信号中的至少一个。


6.根据权利要求5所述的存储器器件，其中，存储器器件同时生成内部读取信号、内部写入信号和算术运算起动信号中的两个或更多个。


7.根据权利要求1所述的存储器器件，其中，内部算术控制信号由被配置为控制存储器器件的配置的控制逻辑生成。


8.根据权利要求1所述的存储器器件，其中，算术电路包括乘法和累加电路，其中所述乘法和累加电路被配置为通过使用第一操作数和第二操作数来执行乘法运算和累加运算。


9.根据权利要求8所述的存储器器件，其中，乘法和累加电路包括：
乘法器，被配置为通过将第一操作数乘以第二操作数来生成乘法数据；
寄存器，被配置为临时存储计算数据；以及
加法器，被配置为通过将乘法数据与存储在寄存器中的计算数据相加来更新计算数据。


10.根据权利要求8所述的存储器器件，其中，算术电路还包括：
非线性函数处理器，被配置为对由乘法和累加电路计算的数据执行非线性函数处理；以及
量化器，被配置为量化非线性函数处理后的数据。


11.根据权利要求8所述的存储器器件，其中，算术电路包括多个乘法和累加电路，其中所述多个乘法和累加电路包括乘法和累加电路，并且
所述多个乘法和累加电路以环状形式彼此连接。


12.根据权利要求1所述的存储器器件，还包括列解码器，其中所述列解码器通过所述多个位线连接到存储体并且被配置为执行解码操作以选择所述多个位线中的一些，
其中，读出放大器包括输入/输出读出放大器，其中所述输入/输出读出放大器通过全局输入/输出线连接到列解码器并且被配置为放大通过全局输入/输出线而发送的信号，以及
算术电路被配置为从输入/输出读出放大器接收第一操作数。


13.根据权利要求10所述的存储器器件，其中，存储体包括沿着所述多个字线和所述多个位线的方向以矩阵形式排列的多个子存储单元阵列，
读出放大...

【专利技术属性】
技术研发人员：金灿景，金栒永，金镇民，闵在泓，李相吉，黄荣南，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR