一种基于蓝牙控制的信号采集存储及转储装置制造方法及图纸

本实用新型专利技术提供了一种基于蓝牙控制的信号采集存储及转储装置,包括AD采集前端信号调理电路，高速ADC模块，FPGA模块，SATAIII接口SIP存储芯片，高速SWITCH芯片，蓝牙模块，移动端APP，SATAIII to USB3.0芯片，USB连接器；蓝牙模块与FPGA之间的接口采用UART接口。本实用新型专利技术将控制单元独立出来通过蓝牙控制，由手机APP端对采集存储装置进行数据采集启停存储，实现远程操作。数据采集和存储模块进行一体化设计，很大程度上减小采集存储装置的体积，使其便于随身携带。另外，采集存储下来的数据还可以通过蓝牙控制从USB口进行数据导出，以便用于离线分析。

A device of signal acquisition, storage and dump based on Bluetooth control

【技术实现步骤摘要】
一种基于蓝牙控制的信号采集存储及转储装置
本技术属于数据采集与存储领域，具体涉及一种基于蓝牙控制的信号采集存储及转储装置。
技术介绍
数据采集技术作为获取信息的主要手段，广泛的应用于信号监测、信号处理、仪器仪表等领域。随着数据采集器的迅速发展，高精度、高采样率的数据采集系统逐渐涌现。而采集下来的大量数据往往需要进行存储，以便进行离线分析。在这种需求下，数据采集存储一体系统应运而生。目前常见的高精度、高采样率的数据采集存储系统主要由数据采集单元、数据存储单元以及采集存储控制单元组成。采集模块、存储模块一般都是分开设计，且采集启停、存储的控制一般都是通过控制单元的上位机软件界面来进行设置。因此，这类系统通常较为复杂，体积庞大，不便于随身携带及远程操作。
技术实现思路
针对现有技术的不足，本技术提出了一种基于蓝牙的移动端APP控制方式来实现数据采集启停及存储的装置。具体技术方案是，将控制单元独立出来通过蓝牙控制，由移动端APP端对采集存储装置进行数据采集启停、存储设置，实现远程操作。同时，将数据采集模块和数据存储模块进行一体化设计。通过本技术的技术方案能很大程度上减小采集存储装置的体积，使其便于随身携带。另外，采集存储下来的数据还可以通过蓝牙控制从USB口进行数据导出，以便用于离线分析。采用的具体技术方案如下：一种基于蓝牙控制的信号采集存储及转储装置，包括AD采集前端信号调理电路，高速ADC模块，FPGA模块，FPGA模块外挂DDR，后端存储器，高速SWITCH芯片，蓝牙模块，移动端APP；蓝牙模块与FPGA之间的接口采用UART接口。进一步，所述高速ADC模块采用JESD204B传输接口或LVDS传输接口；当采用JESD204B传输接口时，需设置PLL芯片，所述PLL芯片给ADC芯片以及FPGA提供DeviceCLK和SYSREFCLK，所述PLL的时钟源可选择内部晶体振荡器或VCXO晶振，或采用外部时钟源。进一步，所述后端存储器为SATAIII接口SIP存储芯片，或SATAIII存储器，或直接设置在电路板上的存储模块。进一步，所述SATAIII接口SIP存储芯片，包括SATAIII主控及其外围电路，DDR，Flash。进一步，包括SATAIIItoUSB3.0芯片，USB连接器。进一步，包括EEPROM，EEPROM用来存放所述移动端APP密码。本技术采用的技术方案原理进一步说明如下：首先输入的模拟信号经过AD采集前端信号调理电路进行信号的调理，将信号变换为适合高速ADC输入的信号。ADC将输入的模拟信号量化成数字信号，通过数字传输接口将数据传输给FPGA。FPGA可进行数据预处理或直接将原始数据缓存到外挂的DDR中，有存储需求时，将缓存中的数据存入后端存储器中。关于ADC配置，需要说明的是当采用JESD204B传输接口的ADC时，设计需遵循JESD204B标准，通常这里需要加PLL给ADC芯片以及FPGA提供DeviceCLK和SYSREFCLK。而PLL的时钟源一方面可选择内部晶体振荡器或VCXO晶振，另一方面可以采用外部时钟源。ADC以及PLL的相关参数配置都通过FPGA的SPI接口进行配置。FPGA后端的存储器采用高集成度的小型化SATAIII接口SIP存储芯片作为存储器，主要包含SATAIII主控及其外围必要电路、DDR以及Flash。SIP芯片作为存储器大大的减小了数据采集存储及转储装置的尺寸，且简单易用。SIP存储芯片的SATAIII接口通过高速SWITCH开关二选一的方式切换到FPGA的SATAIII接口或切换到SATAIIItoUSB3.0芯片的SATAIII口。当切换到FPGA的SATAIII口时，FPGA可以对存储在SIP存储芯片内的数据进行读/写操作。当切换到SATAIIItoUSB3.0芯片的SATAIII口时，用户可以通过USB连接器外接USB3.0数据线到上位机USB3.0接口。通过上位机USB口可轻松的对SIP存储芯片进行常规复制、粘贴、删除、格式化等操作。便于用户对SIP芯片内的数据进行离线分析。本技术数据采集存储及转储装置集成蓝牙模块，蓝牙模块与FPGA之间的接口采用UART接口。蓝牙模块可以接收指令或发送数据及状态信息给远端移动端APP。移动端APP主要用于数据采集存储及转储装置的工作状态查询、控制、以及采集数据展示。进一步的说明基于蓝牙的移动端APP控制方式来实现数据采集启停及存储的控制。首先，打开数据采集存储及转储装置对应的移动端APP，开启蓝牙设备检测；其次，找到数据采集存储及转储装置对应的蓝牙设备，点击连接。为了保证数据采集存储及转储装置的安全性，可以设置密码，在APP端输入密码进行验证。密码错误时，记录密码错误次数，当密码错误次数超过设定值时，APP将发送数据销毁指令。FPGA接收到蓝牙模块传回的销毁指令后，控制GPIO触发SIP存储芯片的销毁功能，实现数据销毁。最后，密码正确时，可以进入移动端APP进行相关控制、查询、采集数据展示等操作。如数据采集的启停控制、存储控制、SIP存储芯片SATAIII接口的切换控制、数据销毁等控制，都从这里发出指令，由装置蓝牙接收指令传输给FPGA，FPGA执行具体操作。另外还可以进行状态查询，采集数据显示等。本技术技术方案技术要点：1.提出了基于蓝牙的移动端APP控制方式来实现数据采集启停及存储的控制。2.将采集和存储进行一体化设计，且存储采用SIP存储芯片，大大的减小了数据采集存储装置的体积。3.采用高速SWITCH进行存储器接口的切换，以便进行数据导出，用于离线分析。附图说明图1为本技术一种基于蓝牙控制的信号采集存储及转储装置原理结构框图。图2为一种SATAIII接口SIP存储芯片示意图。图3为移动端APP软件操作流程。具体实施方式为了更加清楚明白理解本技术的目的、技术方案和优点，下面结合附图和本技术的一种实施例，对本技术作进一步的详细说明，本技术的示意性实施方式及其说明仅用于解释本技术，并不作为对本技术的限定。参阅图1，图1显示了一种基于蓝牙控制的信号采集存储及转储装置原理框图。图1中102高速ADC采用JESD204B数字传输接口。104PLL给ADC芯片以及FPGA提供DeviceCLK和SYSREFCLK。而PLL的时钟源一方面可选择103内部晶体振荡器或VCXO晶振，另一方面可以采用外部时钟源。ADC以及PLL的相关参数配置流程如下：配置指令由112移动端上的APP发送，经过蓝牙传输，再由数据采集存储及转储装置上的111蓝牙模块接收，再通过UART接口传输给105FPGA，最终通过FPGA的SPI接口配置ADC和PLL相关参数，如PLL输出时钟的配置，ADC采样率的配置，ADC采用启停的配置等。外部输入的模拟信号经过1本文档来自技高网...

【技术保护点】
1.一种基于蓝牙控制的信号采集存储及转储装置，包括AD采集前端信号调理电路，高速ADC模块，FPGA模块，其特征在于，包括：所述FPGA模块外挂DDR，后端存储器，高速SWITCH芯片，蓝牙模块，移动端APP；所述蓝牙模块与所述FPGA之间的接口采用UART接口。/n

【技术特征摘要】
1.一种基于蓝牙控制的信号采集存储及转储装置，包括AD采集前端信号调理电路，高速ADC模块，FPGA模块，其特征在于，包括：所述FPGA模块外挂DDR，后端存储器，高速SWITCH芯片，蓝牙模块，移动端APP；所述蓝牙模块与所述FPGA之间的接口采用UART接口。


2.根据权利要求1所述的一种基于蓝牙控制的信号采集存储及转储装置，其特征在于，包括：所述高速ADC模块采用JESD204B传输接口或LVDS传输接口；当采用JESD204B传输接口时，需设置PLL芯片，所述PLL芯片给ADC芯片以及FPGA提供DeviceCLK和SYSREFCLK，所述PLL的时钟源可选择内部晶体振荡器或VCXO晶振，或采用外部时钟源。


3.根据权利要求1所述的一种基...

【专利技术属性】
技术研发人员：张效奎，邢培栋，李礼，叶韬，
申请(专利权)人：上海威固信息技术股份有限公司，
类型：新型
国别省市：上海;31