总线编码发送电路和方法、总线传输系统技术方案

本发明专利技术提供一种总线编码发送电路和方法、总线传输系统。该电路包括：依次连接的相位整理单元和延迟处理单元。相位整理单元可以将初始总线信号中各个信号位的初始相位整理成相同相位。延迟处理单元根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，得到至少包括两个信号位组且任一信号位组中各个信号位的跳变方向相同的分组后的总线信号，再对分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行非零延迟，得到延迟后的总线信号，并向总线解码接收电路发送延迟后的总线信号。本发明专利技术在布线资源需求不变的前提下，消除了最坏串扰情况的发生，降低了串扰带来的传输延迟。

Bus code transmission circuit and method, bus transmission system

【技术实现步骤摘要】
总线编码发送电路和方法、总线传输系统
本专利技术涉及微电子
，尤其涉及一种总线编码发送电路和方法、总线传输系统。
技术介绍
在集成电路设计中，传输一个多位数据的信号时，如16位数据或32位数据的信号等，常常采用总线方式进行传输。由于总线是信号线的集合，一个信号线传输一位数据，因此，通过一组信号线可以传输多位数据的信号，通常称该信号为总线信号。与一位数据的信号的传输方式不同，传输总线信号的各个信号线的排布相对密集和整齐，且各个信号线的长度相当，周围电磁环境相似，有利于总线信号从发送端发出后，在相同时刻达到多个接收端，具有一致性。然而，在一组信号线中，随着相邻信号线之间的距离以及信号线宽高比的减小，使得相邻信号线之间的耦合电容Ci已接近甚至远大于接地电容Cl，且不断增加的耦合电容Ci会使得相邻信号线上传输的信号位(本文中，一个信号位指的是一位数据)的相位发生跳变，从而产生严重的串扰。这种串扰尤其是最坏情况串扰已成为影响总线信号的时序及时钟周期的主要因素，而总线信号的时序及时钟周期所发生的串扰易导致集成电路功能下降及功能出错；同时，该串本文档来自技高网...

【技术保护点】
1.一种总线编码发送电路，其特征在于，包括：依次连接的相位整理单元和延迟处理单元；/n其中，所述相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同相位；并向所述延迟处理单元发送整理后的总线信号；/n所述延迟处理单元，用于根据所述初始总线信号中各个信号位的跳变方向，对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，所述分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与所述任一信号位组中发生跳变的任一信号位的跳变方向相同；/n所述延迟处理单元，还用于对所述分组后的总线信号中相同跳变方向的全部信号位组按...

【技术特征摘要】
1.一种总线编码发送电路，其特征在于，包括：依次连接的相位整理单元和延迟处理单元；
其中，所述相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同相位；并向所述延迟处理单元发送整理后的总线信号；
所述延迟处理单元，用于根据所述初始总线信号中各个信号位的跳变方向，对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，所述分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与所述任一信号位组中发生跳变的任一信号位的跳变方向相同；
所述延迟处理单元，还用于对所述分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号；并向总线解码接收电路发送所述延迟后的总线信号；其中，所述预设延迟方式为将所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式。


2.根据权利要求1所述的电路，其特征在于，所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长设置为相同或不同。


3.根据权利要求1或2所述的电路，其特征在于，所述延迟处理单元包括：跳变判别单元、信号位分组单元以及相位延迟单元；
其中，所述信号位分组单元分别与所述相位整理单元、所述跳变判别单元和所述相位延迟单元连接；
所述跳变判别单元，用于接收所述初始总线信号；并判别所述初始总线信号中各个信号位的跳变方向是否为目标跳变方向，得到判别结果；
所述信号位分组单元，用于接收所述相位整理单元发送的所述整理后的总线信号，以及接收所述跳变判别单元发送的所述判别结果；并根据所述判别结果，对所述整理后的总线信号中各个信号位进行分组，得到所述分组后的总线信号；
所述相位延迟单元，用于对所述分组后的总线信号中相同跳变方向的全部信号位组按照所述预设延迟方式进行延迟，得到所述延迟后的总线信号；
所述相位延迟单元，还用于向所述总线解码接收电路发送所述延迟后的总线信号。


4.根据权利要求3所述的电路，其特征在于，所述信号位分组单元，具体用于将所述初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述整理后的总线信号中剩余信号位划分到第二信号位组中，得到所述分组后的总线信号；其中，所述第二信号位组中包含初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于所述整理后的总线信号中的信号位；或者，
将所述初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述整理后的总线信号中剩余信号位划分到第二信号位组中，得到所述分组后的总线信号；其中，所述第二信号位组中包含初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于所述整理后的总线信号中的信号位；或者，
将所述初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的信号位组中的信号位划分到第二信号位组中，将所述初始总线信号中不发生跳变的信号位分别对应于所述整理后的信号位组中的信号位划分到第三信号位组中。


5.根据权利要求1或2所述的电路，其特征在于，所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(1)得到所述预设时长；
Δt＝[(β-α)×λ]×T+γ公式(1)；
其中，Δt为所述预设时长，T为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，γ为校正值，λ为延迟常数。


6.一种总线编码发送方法，其特征在于，包括：
将初始总线信...

【专利技术属性】
技术研发人员：王江嵋，崔明艳，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京;11