薄膜晶体管、栅极驱动电路、显示基板和显示装置制造方法及图纸

本实用新型专利技术提供了一种薄膜晶体管，包括：有源层、与所述有源层电连接的源极和漏极，其中，所述源极与所述有源层之间以及所述漏极与所述有源层之间均设置有多层掺杂层，最远离所述有源层的掺杂层的电阻小于其他层所述掺杂层的电阻。本实用新型专利技术还提供了一种栅极驱动电路、显示基板和显示装置。本实用新型专利技术可以降低电流通过掺杂层时的电流损耗，提高薄膜晶体管的开态电流，避免薄膜晶体管出现输出信号不足的情况。

Thin film transistor, gate drive circuit, display substrate and display device

【技术实现步骤摘要】
薄膜晶体管、栅极驱动电路、显示基板和显示装置
本技术涉及显示
，具体涉及一种薄膜晶体管、栅极驱动电路、显示基板和显示装置。
技术介绍
目前，在制备显示基板的过程中，位于显示基板母版中心区域的薄膜晶体管的开态电流较小，当中心位置的显示基板应用在车载显示设备中时，由于车载显示设备尺寸较小，且工作环境较为复杂(如低温-40°)，薄膜晶体管的开态电流进一步减小，从而导致薄膜晶体管出现输入和输出信号不足，显示基板无法正常显示的问题。
技术实现思路
本技术旨在至少解决现有技术中存在的技术问题之一，提出了一种薄膜晶体管、栅极驱动电路、显示基板和显示装置。为了实现上述目的，本技术提供一种薄膜晶体管，包括：有源层、与所述有源层电连接的源极和漏极，其中，所述源极与所述有源层之间以及所述漏极与所述有源层之间均设置有多层掺杂层，最远离所述有源层的掺杂层的电阻小于其他层所述掺杂层的电阻。可选地，沿靠近所述有源层的方向，多层所述掺杂层的电阻逐渐增大。可选地，沿靠近所述有源层的方向，多层所述掺杂层中的掺杂物的含量逐渐增大。可选地，每层所述掺杂层的厚度在至之间。可选地，所述源极与所述有源层之间以及所述漏极与所述有源层之间均设置有三层所述掺杂层。可选地，所述源极和所述漏极均为梳状电极，所述源极包括第一梳柄部和与该第一梳柄部电连接的多个第一梳齿部，所述漏极包括第二梳柄部和与该第二梳柄部电连接的多个第二梳齿部，多个所述第一梳齿部和多个所述第二梳齿部交替间隔设置。可选地，相邻的所述第一梳齿部和所述第二梳齿部之间的间距在3.5微米至4.5微米之间。本技术还提供一种薄膜晶体管，包括：有源层、与所述有源层电连接的源极和漏极，其中，所述源极和所述漏极均为梳状电极，所述源极包括第一梳柄部和与该第一梳柄部电连接的多个第一梳齿部，所述漏极包括第二梳柄部和与该第二梳柄部电连接的多个第二梳齿部，多个第一梳齿部和多个第二梳齿部交替间隔设置。可选地，相邻的所述第一梳齿部和所述第二梳齿部之间的间距在3.5微米至4.5微米之间。可选地，所述源极的所述第一梳齿部的数量在5～10个之间，所述漏极的所述第二梳齿部的数量在6～11个之间。本技术还提供一种栅极驱动电路，其中，包括多个薄膜晶体管，多个所述薄膜晶体管中的至少一者为上述的薄膜晶体管。本技术还提供一种显示基板，其中，包括上述的栅极驱动电路。本技术还提供一种显示装置，其中，包括上述的显示基板。附图说明附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本技术，但并不构成对本技术的限制。在附图中：图1为本技术实施例提供的薄膜晶体管的结构示意图；图2为本技术实施例提供的源极和漏极的结构示意图；图3为本技术实施例提供的栅极驱动电路的移位寄存器单元的结构示意图；图4为本实用新实施例提供的移位寄存器单元的时序图。其中，附图标记包括：1、有源层；2、源极；21、第一梳柄部；22、第一梳齿部；3、漏极；31、第二梳柄部；32、第二梳齿部；4、掺杂层；5、栅电极；6、栅绝缘层；7、衬底；8、通道。具体实施方式以下结合附图对本技术的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本技术，并不用于限制本技术。本技术实施例提供一种薄膜晶体管，图1为本技术实施例提供的薄膜晶体管的结构示意图，如图1所示，薄膜晶体管包括：有源层1、与有源层1电连接的源极2和漏极3，其中，源极2与有源层1之间以及漏极3与有源层之间1均设置有多层掺杂层4，最远离有源层1的掺杂层4的电阻小于其他层掺杂层4的电阻。在本技术实施例中，在有源层1和源极2之间以及有源层1与漏极3之间设置有掺杂层4，可以降低有源层1和源极2/漏极3之间的阻抗，有源层1、掺杂层4和源极2/漏极3之间形成金属-半导体(MetalSemiconductor，MS)构造，电流经过源极2/漏极3后，再经掺杂层4和有源层1输入和输出。源极2与有源层1之间以及漏极3与有源层之间1均设置有多层掺杂层4，且多层掺杂层4中最远离有源层1的掺杂层4的电阻小于其他层掺杂层4的电阻，因此，靠近源极2和漏极3的掺杂层4的电阻较小，即，靠近源极2和漏极3的掺杂层4的电阻与源极2和漏极3的电阻大小接近，可以降低源极2和漏极3与掺杂层4之间的势场，从而减小源极2和漏极3与掺杂层4之间的接触电阻；而靠近有源层1的掺杂层4的电阻较大，即靠近有源层1的掺杂层4的电阻与有源层1的电阻大小接近，可以降低有源层1与掺杂层4之间的势场，从而减小有源层1与掺杂层4之间的接触电阻。采用本技术的薄膜晶体管，其设置有多层掺杂层4，且多层掺杂层4中，靠近源极2和漏极3的掺杂层4与源极2和漏极3之间接触电阻较小，且靠近有源层1的掺杂层4与有源层1之间的接触电阻较小，从而可以降低电流通过掺杂层时的电流损耗，提高薄膜晶体管的开态电流，避免薄膜晶体管出现输出信号不足的情况。需要说明的是，薄膜晶体管还可以包括栅电极5、栅绝缘层6和衬底7。其中，栅电极、栅绝缘层、有源层之间形成金属-绝缘层-半导体(MetalInsulatorSemiconductor，MIS)构造。在一些具体实施例中，沿靠近有源层1的方向，多层掺杂层4的电阻逐渐增大。从而使任意两层掺杂层4之间的电阻相近，降低多层掺杂层4之间的接触电阻，进一步提高了薄膜晶体管的开态电流。具体可以是，沿靠近有源层1的方向，多层掺杂层4中的掺杂物的含量逐渐增大。在本技术实施例中，可以通过提高靠近源极2/漏极3的掺杂层4的掺杂物的掺杂浓度以降低掺杂层4的电阻，从而减少掺杂层4与源极2/漏极3之间的势场，进而降低掺杂层4与源极2/漏极3之间的接触电阻；通过降低靠近沿靠近有源层1的掺杂层4的掺杂物的掺杂浓度以提高掺杂层4的电阻，从而减少掺杂层4与有源层1之间的势场，进而降低掺杂层4与有源层1之间的接触电阻。进一步地，由于多层掺杂层4中的掺杂物的含量逐渐增大，因此，任意两层掺杂层4之间的电阻相近，多层掺杂层4之间的接触电阻较低，进一步提高了薄膜晶体管的开态电流。在本技术实施例中，掺杂层4可以为半导体掺杂层，半导体可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等，通常为了节约成本，可以选择硅。半导体掺杂层可以为n型半导体掺杂层或p型半导体掺杂层。具体地，n型半导体掺杂层可以是硅(Si)中掺杂磷(P)、砷(As)、铋(Bi)或锑(Sb)等，p型半导体掺杂层可以是硅(Si)中掺杂硼(B)、镓(Ga)、或铟(Zn)等。在一些具体实施例中，每层掺杂层4的厚度在至之间，从而防止因掺杂层4的厚度过厚而造成电流在掺杂层4中出现较大损耗，同时还可以有效地减小有源层1与源极2/漏极3之间的阻抗。在一些具体实施例中，源极本文档来自技高网...

【技术保护点】
1.一种薄膜晶体管，包括：有源层、与所述有源层电连接的源极和漏极，其特征在于，/n所述源极与所述有源层之间以及所述漏极与所述有源层之间均设置有多层掺杂层，最远离所述有源层的掺杂层的电阻小于其他层所述掺杂层的电阻。/n

【技术特征摘要】
1.一种薄膜晶体管，包括：有源层、与所述有源层电连接的源极和漏极，其特征在于，
所述源极与所述有源层之间以及所述漏极与所述有源层之间均设置有多层掺杂层，最远离所述有源层的掺杂层的电阻小于其他层所述掺杂层的电阻。


2.根据权利要求1所述的薄膜晶体管，其特征在于，沿靠近所述有源层的方向，多层所述掺杂层的电阻逐渐增大。


3.根据权利要求1所述的薄膜晶体管，其特征在于，沿靠近所述有源层的方向，多层所述掺杂层中的掺杂物的含量逐渐增大。


4.根据权利要求1所述的薄膜晶体管，其特征在于，每层所述掺杂层的厚度在至之间。


5.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极与所述有源层之间以及所述漏极与所述有源层之间均设置有三层所述掺杂层。


6.根据权利要求1至5中任意一项所述的薄膜晶体管，其特征在于，所述源极和所述漏极均为梳状电极，所述源极包括第一梳柄部和与该第一梳柄部电连接的多个第一梳齿部，所述漏极包括第二梳柄部和与该第二梳柄部电连接的多个第二梳齿部，多个所述第一梳齿部和多个所述第二梳齿部交替间隔设置。


7.根据权利要求6所...

【专利技术属性】
技术研发人员：余巨峰，韩领，马涛，杨成绍，陈琳，
申请(专利权)人：合肥鑫晟光电科技有限公司，京东方科技集团股份有限公司，
类型：新型
国别省市：安徽;34